基于FPGA的Golay码编译码器

短波信道中存在突发随机错误,为提高短波通信的可靠性,设计了一种基于FPGA的Golay码编译码器,用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成;译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源,编译码器采用了流水线方式与并行方式,并提高了系统时钟频率。该设计既有专用ASIC电路的快速性,又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

新型LDPC码译码器

通过研究LDPC码奇偶校验矩阵的结构特点和LDPC码译码算法数据流程的特性,设计出一种新型LDPC码译码器。译码器包含可扩展的存储器阵列、结构精巧的地址控制单元和功能强大的时序控制状态机,具备可灵活扩展译码码长、硬件实现复杂度低和硬件资源利用率高的优点。构建通信系统,对硬件译码器进行性能测试,测试结果表明,译码器的译码性能与理论仿真值基本吻合,证明设计的正确性。     

基于FPGA的Golay码编译码器

短波信道中存在突发随机错误，为提高短波通信的可靠性，设计了一种基于FPGA的Golay码编译码器，用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成；译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源，编译码器采用了流水线方式与并行方式，并提高了系统时钟频率。该设计既有专用ASIC电路的快速性，又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

一种新型删信删余RS码译码器

针对传统Reed-Solomon (RS)码译码器不适合IEEE802.16d系统的RS码的译码问题，提出了一种新的可变速率删信删余RS码译码器优化设计结构.在编码器中，采用系数对称的生成多项式，减少了迦罗华域(GF)乘法器的个数.在译码器中，采用改变修正的欧几里德算法（MEA）中的初始条件来求解关键方程，并在传统删信RS码译码器的基础上, 设计了新的删信删余RS码译码器结构.在现场可编程门阵列((FPGA)芯片上实现和验证了该设计结构，同时针对IEEE802.16d系统中六种不同码型的RS码，分析了在给定工作时钟的条件下可以达到的最大译码吞吐率.结果表明，该译码器结构可以达到至少30Mbps的译码吞吐率，能够满足IEEE802.16d系统的要求.     

无线局域网中Turbo码的应用研究

通过分析无线局域网中数据传输的特点,对Turbo码编码和译码方案进行适合于WLAN的改进,设计出无线局域网中Turbo码编译码器的实现方案．通过计算机仿真研究相关参数的变化对Turbo码性能的影响,并与传统WLAN中应用广泛的卷积码进行性能比较,仿真结果表明,利用Turbo码编码技术能够较大地提高无线局域网传输性能．     

LDPC码与RS码的联合迭代译码

针对LDPC码与RS码的串行级联结构,提出了一种基于Chase的联合迭代译码方法。软入软出的RS译码器与LDPC译码器之间经过多次信息传递,性能可以逼近最大似然译码。模拟结果显示:AWGN信道下这种基于Chase的RS码与LDPC码的联合迭代译码方案可以获得约0．5 dB的增益。     

适于高速处理的TPC全并行译码结构

早期设计的TPC(Turbo Product Codes乘积码)译码器中,行列译码器顺序处理,半迭代之间外信息矩阵的重构引入了大量译码延迟,限制了译码器的处理速度。当采用m-译码器作为子译码器,并对译码初始位置进行适当调整,同时引入了位置转换网络,可以得到一种全并行的译码结构。通过对比测试,与传统译码器相比,全并行译码器的数据处理速度获得极大提高,同时译码延迟降低,非常适于现代高速通信的需要。     

一种循环冗余校验码的设计及VHDL语言实现

介绍了CRC码编码、译码原理,以EDA设计软件MAX+plusⅡ为基础,利用VHDL语言设计了CRC(17,12)码编码器和译码器,所设计的编码器可将任意12位信息位转换为17位CRC码,并给出了该编码器和译码器在MAX+plusⅡ软件平台下的仿真结果。     

分组码级联极化码

为提升极化码译码性能,提出一种级联极化码方案．采用经典分组码作为外码,极化码作为内码．选择所在子信道置信度较低的信息比特进行外码编码,将编码产生的校验比特放置在置信度最高的几个子信道位置上,再将这些校验比特与要传输的信息比特一起进行极化码编码．利用外码产生的校验比特有效地提升了极化码的译码性能．同时给出修正的连续删除列表译码算法,在原始的连续删除列表译码器译码结束后,将译码器列表中每一条译码结果所包含的校验比特分别进行校验,选择正确率最高且可通过校验的一条译码结果作为最终输出．仿真结果显示,在码长为128、误帧率为10^-2时,与循环冗余校验辅助的极化码方案相比,级联极化码方案有0.25dB的增益．     

串行级连空时编码系统的收敛性分析

将外信息转移特性分析方法引入到多天线串行级连空时码(SCSTC)中,分析每个分量译码器输入、输出互信息的变化,并由此确定SCSTC采用迭代译码时的收敛特性．通过分析不同分量码对SCSTC译码收敛点的影响,来选择有利于改进SCSTC收敛特性的空时编码方式,使内外码在所采用的译码算法下实现匹配．结果表明,所设计的SCSTC比传统SCSTC有0.8dB的编码增益．     

利用模拟退火算法计算汉明码广义汉明重量谱

首先给出了线性码的二阶、三阶支持集的表达式, 再利用模拟退火神经网络对汉明码的广义汉明重量谱进行了计算．计算结果与理论值符合得很好．最后, 给出了关于实现模拟退火算法的一些建议     

有效书写记忆介质的纠错编码

本文讨论有效书写记忆介质纠错码，给出ＷＥＭ纠错码的等价描述，利用线性分组码构造ＷＥＭ纠错码，推广了文（２）的一些结果。     

一种LDPC码双向图环路检测新算法

对一种计算通信网节点间全部路由的逻辑代数化算法进行改进,提出一种LDPC码双向图环路检测新算法.算法遵循逻辑代数运算规则,由LDPC码校验矩阵构造双向图的邻接矩阵,并对邻接矩阵中行与行之间进行整合与删除运算以及部分元素的修正运算,对于码长为n,信息位为k的LDPC码只需(n-1)×k次整合和删除运算及k次元素修正运算,就能得到该双向图中所有的环路.通过算例详细说明算法的计算过程,并验证其正确性和合理性.     

一种使用CAMAC接口的PCM遥测系统帧同步器设计

本文介绍一种遥测系统帧同步器的设计思想。重点讨论了帧码组的选择和三态保护电路的设计,并给出部分电路的设计结果。由此帧同步器模件参与组装的遥测系统已在工程中使用,并获得满意的效果。     

面向光传输网的Polar-LDGM码方案

针对光传输网（OTN）对纠错码低实现复杂度、逼近香农限性能和无错误平层的要求,提出了一种基于Polar码和低密度生成矩阵（LDGM）码的低复杂度高速级联码方案。首先针对级联模型阐述了Polar-LDGM码的编码设计方案,并分析了编码复杂度。然后基于两种码的结构特点,给出了基于置信传播（BP）算法的级联解码算法。通过合理利用高斯逼近（GA）法推导解码算法中传递消息的均值,能够准确地预测出Polar-LDGM码的理论错误概率。仿真结果表明,Polar-LDGM码满足在OTN中应用的要求。     

基于LDPC码的安全可靠通信方法研究

LDPC码是一类由校验矩阵确定的线性分组码,具有逼近香农限的纠错能力。该文基于纠错码的对称密码体制以及性能等价编码矩阵提出了一类基于LDPC码的安全通信方法,该方法在几乎不改变通信可靠性的情况下,极大地提高了系统的抗截获能力。编码矩阵可以使线性分组码的生成矩阵或校验矩阵。该文通过构造大量性能等价的编码矩阵,以及通信时收发双方同时随机改变编码矩阵的方法来提高通信系统的抗截获能力。另外,由于这些性能等价的编码矩阵产生的LDPC码不仅具有相同的编码参数和可靠性,而且具有非常强的纠错能力,因此该方案是一种安全可靠的一体化通信方法。     

流密码与纠错码联合设计新方向——快速相关攻击译码算法研究进展

快速相关攻击是分析流密码组合生成器最有效的攻击方法,其核心思想是将组合流密码的破译转化为译码问题,利用纠错码的译码技术实现对组合流密码的攻击。近年来,基于纠错码译码技术的流密码快速相关攻击技术有重要的进展和应用,因此总结快速相关攻击技术的发展现状,提出并分析新的快速相关攻击问题,有重要的学术和应用价值。该文首次将流密码快速相关攻击模型应用到纠错码理论中,提出流密码和纠错码联合设计新的研究方向,其研究成果有望解决极低信噪比环境下的可靠通信这一当前通信领域的难题。依据快速相关攻击的基本原理,分析并比较了4类典型快速相关攻击算法,即Meier-Staffelbach型算法,分别基于卷积码和Turbo码的攻击算法,CJS算法和基于LDPC码的快速相关攻击算法。最后得出快速相关攻击算法的一般适用准则,指出了快速相关攻击中尚未解决的问题和进一步的研究内容。     

RaptorQ码级联方案在卫星通信中的应用

针对卫星通信对高可靠性纠删码的需求,文章提出了一种联合RaptorQ码和物理层信道编码的级联方案。在综合考虑纠错性能和复杂度的情况下,采用物理层编码构造等效删除信道,并选取长度可变且具有线性编译码复杂度的RaptorQ码以实现纠删功能。阐述了RaptorQ码的编译码原理和预编码算法,分析了级联RaptorQ码系统的纠错性能。理论分析和仿真结果表明,与现有同类级联喷泉码算法相比,所提方案具有较低的编译码复杂度和更好的纠错性能,在相同信道条件下成功译码所需的编码冗余更低。     

基于V码的一种数据布局研究

提出一类新的双容错编码——V阵列码,冗余数据均匀分布在每个磁盘中,能容许任意两个磁盘同时故障。并证明基于V码阵列布局是最优双容错数据布局方法,给出了恢复任意两个磁盘同时故障的快速译码算法。与其他的编码方案相比,基于V码阵列布局同时具有较高的可靠性和吞吐量、较好的I/O性能、简单的编码和解码算法,以及编译码的复杂度最低和较好的平衡特性。     

MD分组加密纠错体制

将数传系统中传输数据的安全性与可靠性作为一个整体考虑,提出了ＭＤ分组加密纠错密码体制。讨论了ＭＤ体制的安全性,分析了密文通过有扰信道时的正确解密概率和安全性。指出纠错与加密相结合的密码体制比一般的密码体制有着更广泛的应用前景。