多码率LDPC码高速译码器的设计与实现

低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用.如何在.FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点.本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率.最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到200Mbps.     

光通信系统中一种新颖的满秩QC-LDPC码的构造方法研究

为使低密度奇偶校验(LDPC)码高效地应用于光通信系统中,针对光通信系统的传输特点,提出了一种新颖的基于循环置换矩阵和掩蔽矩阵构造满秩准循环低密度奇偶校验(QC-LDPC)码的方法。该方法定义了一类基矩阵,由基矩阵扩展出循环置换矩阵,构造出围长至少为8的校验矩阵;提出了掩蔽矩阵的设计规则,并利用设计的掩蔽矩阵对前面得到的校验矩阵进行变换,构造出围长至少为8的满秩QC-LDPC码。与多种不同的QC-LDPC码构造方法进行理论分析和性能仿真比较,结果表明,利用该方法构造出的LDPC码字是满秩的,具有严格的准循环特性和优异的纠错性能,且构造灵活。该方法构造的码字适用于光通信系统。     

一种高性能全分集LDPC码的构造方法

块衰落信道上全分集LDPC的构造与性能分析成为近期研究的热点。ML译码算法下全分集LDPC码可以通过设计列满秩的校验子矩阵来实现。然而,基于ML准则的全分集码字,采用迭代译码算法时,不能保证全分集。因此,该文通过设计特定结构的校验矩阵,实现了在迭代译码算法下能取得全分集的LDPC码,分析了其密度演化过程。 在此基础上,进一步研究了全分集LDPC码字结构与性能的关系,提出了提高全分集LDPC码编码增益的方法。仿真结果表明,该文构造的LDPC码不仅能够取得全分集,并且具有较高的编码增益。     

可分解的RC-LDPC码以及HARQ的设计

该文提出了一种可分解的码率兼容LDPC码的构造方法, 该方法构造所得到的一个高码率LDPC码的校验矩阵中包含有若干低码率LDPC码的校验矩阵,而且一个高码率的LDPC码又可以分解成多个性能优异的低码率的LDPC码进行编译码;结合该特性设计了一种基于可分解的码率兼容LDPC码的混合自动重传方案。与普通的ARQ方案相比,该重传方案不单能够通过重传获得更多的信息,而且能够通过降低纠错码的码率来提高纠错码的性能。仿真结果表明,当所采用LDPC码的码长为2000左右,码率为1/2和2/3时,与一般的ARQ相比,该方案的误帧率以及吞吐量(小于0.5的时候)均能获得近1.5dB的增益。     

利用双重扩展RS码及循环MDS码构造实用化的LDPC码

提出了利用双重扩展RS码和循环MDS码来构造无4-环准循环LDPC码的两类实用方法.第一类构造法利用双重扩展RS码中的所有非零码字来构造校验矩阵,因此在LDPC码的参数选择上比基于单扩展RS码的构造法更加灵活;推导出与双重扩展RS码构造法完全等效的直接构造法,利用RS码的生成多项式可以直接生成LDPC码的校验矩阵,从而避免了RS码字双重扩展、码字分类等预处理步骤.第二类构造法直接根据循环MDS码的生成多项式构造了一类无4-环的准循环LDPC码.仿真结果表明,基于双重扩展RS码和循环MDS码的准循环LDPC码在AWGN信道下均可取得很好的误比特性能.     

基于CCSDS规范LDPC码的FPGA实现

低密度奇偶校验(Low Density Parity Check,LDPC)码具有优异的误码性能,但目前卫星数传系统主要采用RS+卷积级联编码,为此,在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现基空间数据系统咨询委员会(Consultative Committee for Space Data Systems,CCSDS)的LDPC码编码是必要的。介绍了基于CCSDS规范的LDPC码,包括校验矩阵形式和生成矩阵形式。依据(8 176,7 154)LDPC码的矩阵结构,分析了矩阵信息的存储设计。在FPGA上实现了LDPC码串行编码,并详细介绍了编码过程。结合吞吐量的因素,实现了LDPC码并行编码。     

低复杂度的LDPC码联合编译码构造方法研究

LDPC码因为其具有接近香农限的译码性能和适合高速译码的并行结构,已经成为纠错编码领域的研究热点。LDPC码校验矩阵的构造是基于稀疏的随机图,所以该类码字编码和译码的硬件实现比较复杂。以单位阵的循环移位阵为基本单元,构造LDPC码的校验矩阵,降低了LDPC码在和积算法下的译码复杂度。同时考虑到LDPC码的编码复杂度,给出了一种可以简化编码的结构。针对该方案构造的LDPC码,提出了消除其二分图上的短圈的方法。通过大量的仿真和计算分析,本文比较了这种LDPC码和随机构造的LDPC码在误码率性能,圈长分布以及最小码间距估计上的差异。     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

LDPC短码的编译码研究

这里研究了原模图LDPC码和BP译码算法,首先提出了一种基于PEG算法构造原模图LDPC码的算法,该码字在码率为1/2,码长256比特的情况下,译码性能超过了PEG算法,然后针对LDPC短码不可避免存在四环的特殊性,提出了一种修正四环中变量节点迭代信息的BP译码改进算法,使得具有四环的LDPC短码的译码性能得到较大提升。     

Code construction and FPGA implementation of a low-error-floor multi-rate low-density Parity-check code decoder

With the superior error correction capability, low-density parity-check (LDPC) codes have initiated wide scale interests in satellite communication, wireless communication, and storage fields. In the past, various structures of single code-rate LDPC decoders have been reported. However, to cover a wide range of service requirements and diverse interference conditions in wireless applications, LDPC decoders that can operate at both high and low code rates are desirable. In this paper, a 9-k code length multi-rate LDPC decoder architecture is presented and implemented on a Xilinx field-programmable gate array device. Using pin selection, three operating modes, namely, the irregular 1/2 code mode, the regular 5/8 code mode, and the regular 7/8 code mode, are supported. Furthermore, to suppress the error floor level, a characterization on the conditions for short cycles in a LDPC code matrix expanded from a small base matrix is presented, and a cycle elimination algorithm is developed to detect and break such short cycles. The effectiveness of the cycle elimination algorithm has been verified by both simulation and hardware measurements, which show that the error floor is suppressed to a much lower level without incurring any performance penalty. The implemented decoder is tested in an experimental LDPC orthogonal frequency division multiplexing system and achieves the superior measured performance of block error rate below 10/sup -7/ at signal-to-noise ratio of 1.8 dB.     

一种利用大衍数列构造多码率原模图QC-LDPC码的方法

针对准循环低密度奇偶校验(Quasi-Cyclic Low-Density Parity-Check,QC-LDPC)码存在码长码率不能灵活选择的问题,提出了一种基于大衍数列构造多码率的原模图QC-LDPC码的新颖方法,该方法利用计算机搜索算法得到原模图基矩阵,然后基于大衍数列的循环移位矩阵对原模图基矩阵进行循环扩展,以此得到校验矩阵.该方法构造的校验矩阵围长至少为6,只需要简单的移位寄存器就可以实现编码,并且具有良好的纠错性能.仿真结果表明,在误码率(BitError Rate,BER)为10-6时,所构造的码率为0.5的P-DY-QC-LDPC(4000,2000)码和码率为0.75的P-DY-QC-LDPC(4000,3000)码与同码率近似码长的其他码型相比较,其净编码增益均有一定提高.     

非规则LDPC码的不等错误保护性能研究

提出了一种具有不等错误保护性能的非规则低密度校验(LDPC,low-density parity-check)码信道编码方案, 构造了重量递增校验(weight-increasing parity-check)矩阵,系统编码时,重要信息比特映射到LDPC码的“精华”比特上。AWGN和Rayliegh衰落信道的仿真结果表明,与随机构造的非规则LDPC码相比,WICP-LDPC码具有好的UEP性能。     

A CLASS OF LDPC CODE’S CONSTRUCTION BASED ON AN ITERATIVE RANDOM METHOD

This letter gives a random construction for Low Density Parity Check （LDPC） codes, which uses an iterative algorithm to avoid short cycles in the Tanner graph. The construction method has great flexible choice in LDPC code＇s parameters including codelength, code rate, the least girth of the graph, the weight of column and row in the parity check matrix. The method can be applied to the irregular LDPC codes and strict regular LDPC codes. Systemic codes have many applications in digital communication, so this letter proposes a construction of the generator matrix of systemic LDPC codes from the parity check matrix. Simulations show that the method performs well with iterative decoding.     

一种改进的QC_LDPC码在MIMO-OFDM系统中的性能研究

由于规则的QC码的校验矩阵是奇异的,那么虽然QC码在硬件上较之于一般的LDPC码更容易实现,但是其性能往往比一般的LDPC码对系统的性能要差,为此本文基于此种考虑,设计了一种新的快速编码的不规则QC码,FQC-LDPC码,并就其构造方法和在MIMO-OFDM系统的性能进行了研究.     

低复杂度高围长LDPC二维网格法码字构造

提出了一种基于二维网格法的低密度奇偶校验码(LDPC)构造方法。该方法对斜率集进行更加严格的筛选,利用一组特殊的数列作为斜率子集,该数列中不存在任何三项元素公差相等和任何四项元素公差相等或者成两倍的情况,从而排除线段构成三角形和四边形的可能,突破原有围长8的限制,得到围长为10的LDPC码字,显著提升了误码性能。采用该方法得到的码字校验矩阵具有准循环特性,能保证较低的编译码复杂度。Matlab仿真结果表明,该码在瀑布区域具有良好的性能,同时具有较好的错误平层特性。     

Construction of quasi‐cyclic low‐density parity‐check codes with low encoding complexity

Low encoding complexity is very important for quasi‐cyclic low‐density parity‐check (QC‐LDPC) codes used in wireless communication systems. In this paper, a new scheme is presented to construct QC‐LDPC codes with low encoding complexity. This scheme is called two‐stage particle swarm optimization (TS‐PSO) algorithm, in which both the threshold and girth distribution of QC‐LDPC codes are considered. The proposed scheme is composed of two stages. In the first stage, we construct a binary base matrix of QC‐LDPC code with the best threshold. The matrix is constructed by combining a binary PSO algorithm and the protograph extrinsic information transfer (PEXIT) method. In the second stage, we search an exponent matrix of the QC‐LDPC code with the best girth distribution. This exponent matrix is based on the base matrix obtained in the first stage. Consequently, the parity‐check matrix of the QC‐LDPC code with the best threshold and best girth distribution are constructed. Furthermore, bit error rate performances are compared for the QC‐LDPC codes constructed by proposed scheme, the QC‐LDPC code in 802.16e standard, and the QC‐LDPC code in Tam's study. Simulation results show that the QC‐LDPC codes proposed in this study are superior to both the 802.16e code and the Tam code on the additive white Gaussian noise (AWGN) and Rayleigh channels. Moreover, proposed scheme is easily implemented, and is flexible and effective for constructing QC‐LDPC codes with low encoding complexity. Copyright © 2012 John Wiley & Sons, Ltd.     

高码率LDPC码译码器的优化设计与实现

本文以CCSDS推荐的7/8码率LDPC码为例,提出了一种适于高码率LDPC码译码器的硬件结构优化方法。高码率的LDPC码通常也伴随着行重与列重的比例较高的问题。本方法是在拆分校验矩阵的基础上,优化常用的部分并行译码结构,降低了高码率LDPC码译码时存在的校验节点运算单元(CNU)与变量节点运算单元(VNU)之间的复杂度不平衡,并由此提高了译码器的时钟性能。实验证明,本文方案提供的结构与常用的部分并行译码结构相比,节省硬件资源为41％;采用与本文方案相同的硬件资源而未经矩阵拆分的部分并行译码方案的码速率为本文方案的75％。     

DVB-S2标准LDPC码的算法研究和仿真

阐述了LDPC(Low Density Parity Check)码的基本原理,基于DVB-S2中LDPC码分析了该类码的构造、编码及译码原理,同时给出DVB-S2中LDPC码在码率为2/3、码长为16200bits时的仿真结果。仿真结果表明,在低信噪比情况下,该LDPC码仍然获得了令人满意的纠错效果,且在性能上的确优于其他码。随着技术的进步,相信LDPC编译码技术将在更多的领域得到应用。