基于 Q -矩阵的LDPC码编码器设计

本文给出 Q 矩阵的定义,在此基础上提出由 Q 矩阵构造的LDPC码新码族;研究 Q 矩阵的性质,根据 Q 矩阵的性质和变化形式,提出一种构造稀疏奇偶校验矩阵 H 的算法,同时给出一种基于 Q 矩阵的LDPC码编码器设计算法.模拟仿真表明,采用和积迭代解码算法,在0.5码率,6144码长,10^-5以下误码率时, Q 矩阵LDPC码目前的最好性能达到离香农限1.5dB.本文还研究了快速搜索 Q 矩阵的算法.如果对 Q 矩阵采用离线搜索,在线存储 Q 矢量的方式,可使构造 H 矩阵的计算复杂度为零,编码器算法复杂度与编码长度N成线性关系. Q 矩阵LDPC码不同于现有其它结构LDPC码的独特之处在于,对码长和码率参数的设计具有高度灵活性,使其能与现有标准兼容.     

π-旋转LDPC码编码器设计方案的改进

文中介绍了基于π-旋转矩阵的LDPC码构造方法,按照有利于LDPC码的构成及其电路设计的方式将奇偶校验矩阵分H解成两个子矩阵,通过对H的分解运算直接构成码字。文章对π-旋转矩阵的形成进行了研究,并提出了改进方案:在对π-旋转矩阵的约束条件进行加强的基础上,提出了一种快速搜索π-旋转矩阵的算法。     

DVB-S2中LDPC码编码器的FPGA设计与实现

介绍了一种用FPGA实现DVB—S2中LDPC码编码器的设计方法。设计采用RAM组和FIFO组配合使用操作的方法，有效地解决了枝验矩阵的存储和校验位的生成等难点问题，使得LDPC码的编码得以完成。用Verilog语言实现了DVB—S2的编码器，得到的FPGA综合报告表明，在占用硬件资源不大的条件下，编码器符合DVB—S2标准的要求，能够被标准所运用。     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.     

LDPC码编码器实现方法

LDPC码是一种系统复杂度低的线性纠错码,其实用化受到了业界的广泛关注。文章概述了LDPC码的基本编码原理,从硬件实现角度概括了LDPC码编码器五种硬件实现方法并对其进行分析,最后指出LDPC码编码器的硬件实现及其发展趋势。     

几种LDPC码的性能比较

重点比较基于MacKay方法构造的随机LDPC码、具有准循环特点的LDPC码,以及π-旋转LDPC码的性能.通过计算机仿真比较可看出,这几种码在构造中都未考虑优化情况下,其性能差异不大.但是从编译码复杂度角度来看,π-旋转LDPC码和准循环LDPC码可以分别利用其奇偶校验矩阵中的双对角结构和移位循环结构来简化编译码,因而这两种较随机构造的码更易于硬件实现,更具有实际应用价值.     

一种LDPC码编码器设计方案的研究

介绍一种 L DPC码的编码器设计方案。L DPC码编码器设计的关键问题是构造低密度奇偶校验矩阵 ,文中以矩阵 -作为子矩阵 ,通过 -对矩阵适当的组合排列 ,构造出低密度奇偶校验矩阵 ,由该矩阵构造出规则 L DPC码 ,并设计准规则 L DPC码编码器。     

CCSDS系统中LDPC译码器的实现

针对CCSDS系统中低密度奇偶校验码(LDPC),提出了一种低复杂度高速并行译码器实现方法。该方法利用LDPC码校验矩阵的循环结构特性,在传统的和积译码算法(SPA)上做了改进,使得在迭代次数为8的情况下,译码性能与理论值基本一致。     

带宽有效传输的GF(q)上LDPC编码设计

以Davey(1998)提出的Monte-Carlo方法为基础的、适用于二进制PSK调制的二进制LDPC(Low-Density Parity-Check,低密度奇偶校验)码的最优化理论已经在相关文献中得到了验证。但由于q进制星座没有旋转对称性,因而限制了Davey的方法的应用。本文提出了应用在准正规编码类型上的一种有效的Davey型Monte-Carlo最优化编码设计方法。应用这种方法,可直接将GF(q)上的最优LDPC编码和任意的q进制调制结合起来,获得很高的带宽效率。本文采用MQAM和MPSK调制机制与准正规LDPC编码相结合的若干实例来论证该设计方法。     

一种混合结构高速LDPC编码器的FPGA实现

分析了准循环低密度奇偶校验码生成矩阵的结构特点,讨论了硬件可实现的三种常见编码器结构,提出了一种混合结构的FPGA实现方法。通过利用循环矩阵的结构特性,增加少量硬件开销,就可以实现编码器高速编码,满足高速通信需求,吞吐量达1.36Gb/s。     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

删余低密度奇偶校验码的分析与设计

通信系统中在不同的信道条件下常采用不同的编码速率,删余码是实现这种策略的有效方式。该文基于高斯近似思想,分析了高斯白噪声信道上删余LDPC码的消息传递译码算法,并在推导出消息均值迭代公式的基础上提出了一种优化删余分布的方法。仿真结果表明,根据此优化方法设计的删余LDPC码在消息传递译码算法下,消息均值增长较快并且消息传递译码算法具有较快的收敛速度。     

低存储高速可重构LDPC码译码器设计及ASIC实现

在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该文提出一种新颖的可重构译码器架构,通过分层流水线迭代实现高吞吐率,通过结合不同LDPC码字的结构特点实现低复杂度的可重构译码,通过简化存储迭代传递信息以及信道对数似然比(LLR)信息节省存储空间。流片实现结果表明,在台积电(TSMC)0.13 mm工艺下,单路译码器最高可达1.5 Gbps的吞吐率,占用7.8 mm2的硅片面积,最高节省40%的存储资源。     

纠删信道中LDPC码EXIT曲线匹配设计

基于单栓码和重复码EXIT图面积特性的分析,介绍了在二元纠删信道中,采用EXIT曲线匹配设计LDPC码度分布序列的最佳性:当内外码的EXIT曲线完全匹配时,所设计的度分布序列对应的速率能够达到信道容量;而当内外码EXIT曲线之间有间隔时,所设计的度分布序列对应的速率严格小于信道容量,并且间隔面积越大,所损失的速率越大.     

基于素域构造的准循环低密度校验码

该文提出一种基于素域构造准循环低密度校验码的方法。该方法是Lan等所提出基于有限域构造准循环低密度校验码的方法在素域上的推广,给出了一类更广泛的基于素域构造的准循环低密度校验码。通过仿真结果证实：所构造的这一类准循环低密度校验码在高斯白噪声信道上采用迭代译码时具有优良的纠错性能。     

Design of irregular LDPC code with unequal error protection property and its performance analysis on image transmission

Based on the property that high degree variable nod.es within an irregular LowDensity Parity-Check （LDPC） code have more powerful error-correcting capability than that of low degree variable nodes, a group of irregular LDPC codes with Unequal Error Protection （UEP） property is designed in this letter. Simulation results show that the transmission quality of the image may be effectively improved with this class of irregular LDPC code.     

Girth-8 (3,L)-规则QC-LDPC码的一种确定性构造方法

对于围长(girth)至少为8的低密度奇偶校验(LDPC)码,目前的绝大多数构造方法都需要借助于计算机搜索。受贪婪构造算法启发,该文利用完全确定的方式构造出一类围长为8的(3, L)- 规则QC-LDPC码。这类QC-LDPC码的校验矩阵由3L个PP的循环置换矩阵构成。对于任意整数P3L2/4,这类校验矩阵的围长均为8。     

An Encoder with Speed over 40Gbps for RC LDPC Codes with Rates Up to 0.96

We propose a class of Rate-compatible (RC) Low-density parity-check (LDPC) codes with a very wide range of code rates.To widen the range of rates,we have developed an optimal transmission scheme to push the upper bound of code rates to 0.96.Characterized by a parity check matrix in a dual-diagonal form,the proposed RC LDPC code can be encoded in linear time.Constructed from shifted identity sub-matrices,the proposed codes are particularly well-suited for the high-speed implementation of parallel encoders.Furthermore,the encoder can be implemented efficiently with several left circular shifters and XOR gates.To maximize the encoding speed,we have proposed a q-parallel encoder architecture,where q is the size of each sub-matrix.The implementation results into Field programmable gate array (FPGA) devices indicate that a 72-parallel encoder for the proposed RC LDPC code with a code rate from 0.5 to 0.96 is capable of reaching a speed of 42 Gigabits per second (Gbps) using a clock frequency of 300MHz.     

基于低密度校验码编码的MIMO系统方案

该文采用数值仿真的方法探讨了MIMO系统中采用低密度校验(LDPC)码作为信道编码后的系统性能,针对LDPC码的置信度传播译码算法,提出了基于因子图(Factor graph)的联合迭代检测译码最大后验概率(MAP)算法,分析比较了发射端分别采用独立编码和联合编码对系统性能的影响,仿真结果表明,LDPC码可以充分利用MIMO系统中空间分集和时间分集性能提高系统的有效分集增益,并且联合迭代检测译码算法对这两种发射端编码结构的系统性能增益有较大差别。