基于GA-MMAS算法的片上网络低能耗映射

针对片上网络的低能耗IP映射问题,提出了一种基于该混合算法的映射算法———GA-MMAS算法.该算法首先利用优先映射通讯量大的核的方法代替启发因子来确定启发信息,以改善最大最小蚁群算法（MMAS）的最优解,然后将MMAS与GA结合,利用GA的快速性得到MMAS初始信息素,来弥补MMAS的前期信息素匮乏的缺点,提高了最优解的精确性,从而得到通信能耗更低的映射结果.实验表明,该映射算法与初始映射相比,能耗可以节省36%～60%,与已有的GA,AS和MMAS相比分别能节省3%～25%,10%～30%和3%～30%的能耗.     

低功耗优先的片上网络映射优化方法

在分析片上网络通讯功耗与通讯流量的关系模型的基础上,针对片上网络设计中的映射问题,提出了一种新的降低通讯功耗的映射方法,该方法首先对映射过程做预处理,划分成若干候选图,将通讯量大的IP核映射到与其他资源节点距离较短的位置上,利用预处理的结果产生初始解,结合流量估算技术对映射空间动态搜索,从而实现将通讯任务图中的IP核映射到NoC结构图的资源节点上.实验结果表明该方法能有效地降低NoC的通讯流量,从而更加适合求解片上网络的低功耗映射问题.     

一种基于拓扑势的虚拟网络映射算法

该文针对现有的虚拟网络映射算法对网络中节点的拓扑属性考虑不够周到,导致其请求接受率和收益开销比较低的问题,将物理学里的场论思想引入了虚拟网络映射,并提出一种基于拓扑势的虚拟网络映射算法。该算法在节点映射阶段,通过计算节点的拓扑势、节点的资源能力、待映射节点与已映射节点之间的距离,将虚拟节点映射至最佳的物理节点。在链路映射阶段,通过计算物理路径的可用带宽和路径跳数,将虚拟链路映射至最佳的物理路径。仿真实验表明,该算法在多种虚拟网络到达强度下的请求接受率和收益开销比均优于当前的虚拟网络映射算法。     

折叠式Clos拓扑在片上网络中的应用

随着半导体与集成电路技术的进步,网络中用于连接芯片的路由设备得到了很大的发展。通过引入新的技术,路由的“度”数得到了增加,即单个路由可连接的芯片数目变得越来越多,这种路由被称为“高度数”路由。该种路由结构可以显著降低网络延迟和开销,必将在以后得到大量应用。本文将浅析使用该种路由的折叠式Clos拓扑结构在片上网络中的应用,比较该拓扑结构与其他拓扑性能的优劣,介绍几种针对自适应路由算法的中间级模块分配策略。     

基于蚁群混沌遗传算法的片上网络映射

蚁群算法可以在兼顾功耗和负载平衡的情况下进行任务映射,但是由于传统蚁群算法对初始化参数的设置比较敏感,所以使用遗传算法来调整蚁群算法参数,在蚁群算法陷入局部最优时引入混沌模型来修改蚁群参数,修改后的算法在能耗方面相较于传统算法改善了11％,在负载平衡方面改善了1％,两者联合优化改善了4％.     

片上网络中3D拓扑结构的性能评估

3D结构的片上网络(3D NoC)结合了3D集成(3D IC)和NoC技术的优势,相比2D NoC具有更为优越的性能.然而,目前大多数关于3D NoC结构的研究都集中在3D Mesh结构上.介绍了利用NIRGAM仿真器实现的另一种拓扑结构--3D Torus.在均衡负载模式和对称随机负载模式下分析评价了3D Torus网络延迟和吞吐率.结果表明,3D Torus拓扑结构的性能高于3D Mesh结构.     

片上网络的功耗研究

随着芯片上晶体管数量发展到10亿数量级,功耗逐渐成为芯片设计的首要制约因素。本文分别从CMOS电路和网络通讯两个层面上来分析片上网络(NoC)的功耗,并给出了相应的功耗模型。利用不同的功耗模型,从物理方法、软件方法、网络拓扑三个方面来研究NoC的功耗设计问题。     

基于保证QoS的片上网络路由算法

为了解决满足多个约束条件的片上网络服务质量,提出了一种基于区域的路由算法,该算法根据数据包所在的节点将整个网络按照X维分为两个部分,正面部分采用东最后路由,负面部分采用西优先路由.仿真结果表明,区域路由算法比传统的维序算法和奇偶转向模型能够很好地保证片上网络的服务质量.     

基于直角Steiner树的片上网络互连算法

提出了一种基于最小直角Steiner树,在Manhattan平面上避免障碍物的互连算法,以实现片上网络中各IP核的互连.该算法在定制NoC中将Steiner树的生成算法用于互连设计.算法首先在初始阶段对有障碍两点间的边权重重新赋值,然后调用最小生成树算法,使生成的直角Steiner树总长度最小.实验表明,该算法可以使片上网络的总连线缩短.     

考虑任务不确定性的片上网络鲁棒性应用映射问题研究

标准应用映射问题中,每个任务的通信量是确定值,而实际应用中任务通信具有突发性和时变特征,因此将任务通信量建模为不确定值具有现实意义。该文利用区间流法对任务不确定性进行描述,基于保守因子对鲁棒性应用映射问题建模,提出了求解问题的改进禁忌搜索算法(Tabu-RAM),通过5个Benchmark案例对本文模型和算法进行了验证。实验结果表明Tabu-RAM能够求解传统应用映射问题,且优于现有文献中给出的算法。此外,与传统禁忌搜索算法相比,Tabu-RAM算法在求解鲁棒性应用映射问题时具有更好的性能和稳定性。

     

一种基于Mesh结构的新型层次化片上网络拓扑结构

针对片上网络(NoC)较远距离节点路由跳数较大导致的网络功耗和面积过大问题,该文通过分析Mesh和集中式Mesh(CMesh)结构特性,提出一种基于Mesh的新型层次化CHMesh结构。该结构分两层,底层以Mesh方式互连,并划分为多个路由区域,以保证邻近节点的通信需求,上层以CHMesh方式通过中间节点将底层各个区域进行互连,以降低网络直径。设计了针对性最短路径CHXY路由算法,该算法复杂度低,能够避免死锁。性能分析和仿真实验表明,在非均匀流量模式下,CHMesh结构的吞吐量比传统Mesh和Ref-Mesh分别提高约60%和10%,在较大规模片上网络中更有优势。     

处理器可靠性约束的电压频率岛NoC能耗优化

该文针对支持电压频率岛的NoC能耗优化问题,提出了基于电压频率岛划分、分配以及任务映射的能耗优化方法。该方法通过基于处理器可靠性约束的电压频率岛划分,降低了处理器能耗;利用近凸区域选择的电压频率岛分配策略,减少了不同电压岛间复杂路由器的个数;借助量子粒子群算法优化了NoC映射,降低了系统的通信能耗。实验结果表明,该文算法在满足NoC处理器可靠性要求的前提下,可显著降低NoC系统能耗。     

基于云模型进化算法的硅通孔数量受约束的3D NoC测试规划研究

针对硅通孔(TSV)价格昂贵、占用芯片面积大等问题,该文采用基于云模型的进化算法对TSV数量受约束的3维片上网络(3D NoC)进行测试规划研究,以优化测试时间,并探讨TSV的分配对3D NoC测试的影响,进一步优化3D NoC在测试模式下的TSV数量。该方法将基于云模型的进化算法、小生境技术以及遗传算法的杂交技术结合起来,有效运用遗传、优胜劣汰以及保持群落的多样性等理念,以提高算法的寻优速度和寻优精度。研究结果表明,该算法既能有效避免陷入局部最优解,又能提高全局寻优能力和收敛速度,缩短了测试时间,并且优化了3D NoC的测试TSV数量,提高了TSV的利用率。     

片上网络通信性能分析建模与缓存分配优化算法

该文建立了一种面向应用设计的片上网络的性能分析模型,并在此基础上提出了片上缓存优化策略和分配算法。在硬件实现平台上的仿真表明,该文建立的片上网络分析模型能很好地分析片上网络通信时延和路由节点各方向的阻塞概率,以此进行片上网络的缓存资源优化,能在同等缓存资源的情况下降低数据通过网络的平均时延,使片上网络的性能得到改善。     

An orchestrated NoC prioritization mechanism for heterogeneous CPU-GPU systems

In a heterogeneous CPU-GPU multicore system that contains various types of computation units as well as on-chip storage units, the on-chip interconnection network is a critical shared resource responsible for sending coherence and memory traffic. On-chip traffic originated from or designated to different components has different performance and throughput requirements. A naive or un-optimized traffic prioritization mechanism usually results in suboptimal system performance. In this work, we quantify the performance/throughput requirements for both CPU and GPU applications, abstract critical information, and propose a network prioritization mechanism which effectively coordinates the on-chip traffic to improve overall system performance.     

BiLink: A high performance NoC router architecture using bi-directional link with double data rate

This paper presents a novel high performance Network-on-Chip (NoC) router architecture design using a bi-directional link with double data rate (BiLink). Ideally, it can provide as high as 2 times speed-up compared with the conventional NoC router. BiLink utilizes an extra link stage between routers and transmits two flits in one link per cycle using phase pipelining if both routers require to use the current link. To further increase the effective bandwidth, the direction of each link can be configured in every clock cycle to cater for different traffic loads from each side. Therefore, the data rate can be as high as 4 times compared with conventional NoC routers under uneven traffic. Centralized mode control scheme is implemented using a finite state machine (FSM) approach. Cycle-accurate simulations are carried out on both synthetic traffic patterns as well as real application benchmarks. Simulation results show that BiLink can provide as high as 90% and 250% speedup compared with conventional NoC routers for even and uneven traffic, respectively. 2X and 3X gains in throughput are obtained under even and uneven traffic, respectively, when compared with the conventional NoC router for the virtual channel flow control. The BiLink router architecture is synthesized using TSMC 65 nm process technology and it is shown that an area overhead of 28% over state-of-the-art bi-directional NoC is introduced while the critical path is about 9% higher than that of the conventional routers. Despite the overhead in critical path and power consumption, a 47.45% improvement of Energy-Delay-Product (EDP) is achieved by BiLink under high injection rate traffic.     

基于免疫算法的NoC单元映射研究

NOC的发展是解决SOC瓶颈问题的一个方向,而映射问题的解决在NOC设置中是一个很重要的环节。在此研究了广泛使用的二维规则型网（2D-Mesh）建立功耗模型并形成处理单元位置映射。为了改进遗传算法易收敛于局部最优解而采用了免疫算法,并在VC环境下进行仿真,证实了预期的结果,起到了很好的全局寻优效果。     

A variable frequency link for a power-aware network-on-chip (NoC)

Although the technology scaling has enabled designers to integrate a large number of processors onto a single chip realizing chip multi-processor (CMP), problems arising from technology scaling have made power reduction an important design issue. Since interconnection networks dissipate a significant portion of the total system power budget, it is desirable to consider interconnection network's power efficiency when designing CMP. In this paper, we present a variable frequency link for a power-aware interconnection network using the clock boosting mechanism, and apply a dynamic frequency scaling (DFS) policy, that judiciously adjusts link frequency based on link utilization parameter. Experimental result shows that history-based DFS successfully adjusts link frequency to track actual link utilization over time, demonstrating the feasibility of the proposed link as a power-aware interconnection network for system-on-chip (SoC).     

基于拓扑影响度和回溯迁移的虚拟网可靠性映射方案

底层物理节点或链路失效将影响虚拟网服务提供的连续性,因此如何实现虚拟网的可靠性映射是当前研究亟待解决的问题。文章建立了虚拟网映射(VNM)的数学模型,量化分析了虚拟网的可靠性,并归结出影响虚拟网可靠性的因素。为了克服这些因素,文章分别提出基于拓扑影响度(TID)的虚拟网映射(VNM-TID)算法和基于回溯机制的迁移算法(MA-Back)。仿真结果表明,VNM-TID MA-Back算法在虚拟网请求接受率、迁移成功率和有效承载率上具有优势,提高了虚拟网的可靠性。