基于FPGA的CVSD语音编解码器的设计与实现

介绍了一种直接在FPGA上实现连续可变斜率增量（CVSD）调制的方法。根据《国标》1建议的模拟编译码器原理图,得到全数字CVSD编译码器,接着分析了整个编译码器的结构,着重讨论了主积分器。采用Verilog语言编程,最后在FPGA上实现整个CVSD编译码器。试验表明,采用该方法设计的CVSD编译码器实用性和可移植性好,且能方便应用于与其它语音编码的转换系统中。     

曼彻斯特编码技术在测井数据传输中的应用研究

基于曼彻斯特码编码技术文章提出一种适用于石油测井下行数据传输链路的设计方案。采用Verilog HDL设计的曼彻斯特编、译码器,在ALTERA公司的QuartusⅡ6．0软件平台上完成了仿真,并在FPGA器件上实现了硬件测试．最后下行数据传输链路的发送端和接收端在6km的电缆模拟器上完成了系统测试。通过计算机仿真和工程实现验证了该设计方法的正确性和实用性。     

基于3GPP标准的Turbo码译码器设计与实现

文中针对3GPP 标准的Turbo码的性能进行仿真分析,基于课题的要求,根据性能和FPGA硬件实现复杂度提出了一种新颖的译码器方案.本方案采用在分量译码器计算前向递推的数据时,只对前向递推量进行存储,在后续过程中将同时计算出的分支度量和后向递推量结合已经存储的前向递推量直接更新信息比特的似然信息和外信息,节省了硬件存储器资源,提高了译码吞吐量,根据硬件系统时钟可推算出大致的译码吞吐量,达到课题要求.本方案的思想同样可推广应用于其他标准的Turbo码译码器.     

基于自动编译码器的端到端无线通信系统FPGA实现

基于自动编译码器的通信系统是近年来无线通信的一个热门研究领域，如何将其部署在嵌入式设备中具有非常重要的实践意义。提出了一种基于自动编译码器的端到端无线通信系统的FPGA设计方案，在FPGA上部署基于自动编译码器的端到端无线通信系统，使用AD9361射频芯片作为射频前端处理模块，实现真正意义上的空中传输。并且对系统中的卷积神经网络设计了硬件加速方案，在卷积计算单元内进行并行性探索，设计了流水线架构，加速卷积运算。对于存储单元，采用双缓冲设计，利用乒乓操作，提高数据通信速率。实验结果表明，在不同的调制方式下，系统实测误块率与在瑞利信道下的仿真结果相接近。在误块率相当的情况下，与通用CPU Intel i5-9300相比，所设计的系统的网络推理速度提升了3.98倍。与英伟达1650 GPU相比，功耗约是它的0.18倍。     

BCH编译码器的FPGA设计及SoPC验证

针对NAND Flash应用,完成了并行化BCH编译码器硬件设计。采用寄存器传输级硬件描述语言,利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现。相比于传统串行实现方案,采用并行化实现提高了编译码器的速度。搭建了基于SoPC技术的嵌入式验证平台,在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证,具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。     

基于FPGA的基带信号编译码器设计与实现

数字基带信号的传输是数字通信系统的重要组成部分.在数字通信系统中,为使基带信号适合在基带信道中传输,必须选择合适的码型,AMI码是常选的码型之一.本文针对数字基带传输系统中AMI码的特点,采用基于CPLD/FPGA的VHDL语言,在Max+plusⅡ的编程环境中,仿真实现了AMI的编码器和译码器.实验结果表明,实现的AMI编、译码器简单、可靠,下载至芯片中能够方便地实现AMI码基带信号形成器.     

LTE标准下Turbo码编译码器的集成设计

针对固定码长Turbo码适应性差的缺点,以LTE为应用背景,提出了一种帧长可配置的Turbo编译码器的FPGA实现方案。该设计可以依据具体的信道环境和速率要求调节信息帧长,平衡译码性能和系统时延。方案采用"自顶向下"的设计思想和"自底而上"的实现方法,对Turbo编译码系统模块化设计后优化统一,经时序仿真验证后下载配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。测试结果表明,系统运行稳健可靠,并具有良好的移植性;集成化一体设计,为LTE标准下Turbo码ASIC的开发提供了参考。     

Turbo简化译码算法的FPGA设计与实现

在深入分析Turbo译码算法的基础上,采用MAX-LOG-MAP算法进行了Turbo码译码器的FPGA设计与实现,并给出相应实现参数和结构。对FPGA的实现与MATLAB浮点算法做了仿真比较。     

基于FPGA的DSC高速译码器设计及实现

采用易于FPGA实现的归一化最小和算法,通过选取合适的归一化因子,将乘法转化成移位和加法运算。在高斯白噪声信道下,仿真该译码算法得出最佳的译码迭代次数,并结合Xilinx XC7VX485T资源确定量化位数。然后基于该算法和这3个参数设计了一种全新的、高速部分并行的DSC译码器。该译码器最大限度地实现了译码效率、译码复杂度、FPGA资源利用率之间的平衡,并在Xilinx XC7VX485T芯片上实现了该译码器,其吞吐率可达197 Mb/s。     

基于FPGA的高速RS译码器设计

提出了一种基于RiBM算法的RS(255,223)高速译码器设计方案,并采用FPGA和VerilogHDL实现了该译码器。译码器采用三级流水线结构实现,其中关键方程求解模块采用RiBM算法,具有译码速度快、占用硬件资源少等优点。仿真结果验证了该译码器设计方案的有效性和可行性。