多元逻辑12位×12位超高速乘法器

本文以多元逻辑电路(DYL)中的线性与或门为“细胞,构思了体现这种基本门逻辑结构特长的高速数码乘法器结构方案,获得了比目前国际上商品化的高速乘法器更高的运算速度.实验设计制作的 12位× 12位乘法器实测结果表明:最大乘法时间在10ns左右,并能直接插入TTL电路系统使用. 文中分析了DYL线性与或门在二值逻辑系统中的逻辑结构、电路结构特点,提出了用这种基本门构成高速组合逻辑电路的综合方法,并讨论了实现这种基本门阵列高速的关键.     

DYL高速视频12位DAC的研制

文中介绍了以我国独创的DYL多元逻辑电路为基础,并配合了申请国家发明专利的高速差动电压模拟开关构成的12位高速DAC转换器。同时解决了以往高速转换器输出阻抗、使用范围受限的缺点。同时对所研制的高速DAC在结构、工艺、修正技术及测试上进行了多方面的研究探讨。     

三值DYL电路中的双边沿触发器

该文通过对多β晶体管的开关特性分析,结合其射极输入、射极输出、高速工作等特点设计了三值的双边沿触发器。计算机模拟表明该设计具有正确的逻辑功能和高速工作的特性。它可用于三值DYL电路的设计。     

一种高速NMOS并行乘法器

本文提出一种高速并行乘法器的新结构。该结构中,用Wallace树来简化改进的Booth算法,并用了一种便于用NMOS器件实现的斜进位全加器。在最后一级两位相加时,采用了具有高速进位性能的Manchester型全加器来代替一般通用的具有超前进位链的全加器,并提出了一种Manchester型全加器的新线路。该乘法器,不但门的总数比改进的Booth算法乘法器的少,且速度快。此外,它的全加器阵列形状规则,特别有利于VLSI的版图设计。     

超前进位加法器的一种优化设计

描述了超前进位加法器的一种优化设计.在结构上采用按4位分组进行超前进位的方法达到并行、高速的目的.为了在高速运算的同时降低功耗,对求和式子进行了逻辑变换;在晶体管级进行优化的单元电路设计,可减小延时、降低整个电路的面积和功耗.     

超前进位加法器的优化设计

在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA（ Carry Look-ahead Adder）块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。仿真结果表明,在SMIC65 nm工艺下,设计出的16位超前进位加法器,其延时,面积,功耗相比传统结构都有了明显的改善,达到了优化的效果。     

64位超前进位对数加法器的设计与优化

设计一个应用于高性能微处理器的快速64位超前进位对数加法器.通过分析超前进位对数加法器原理,提出了改进四进制Kogge-Stone树算法的64位超前进位对数加法器结构,并结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来设计和优化电路.该加法器采用SMIC 0.18 μm CMOS工艺实现,在最坏情况下完成一次加法运算时间为486.1 ps,与相同工艺和相同电路结构采用静态CMOS实现相比,大大减少了加法器各级门的延迟时间,取得良好的电路性能.     

一种高速低功耗MOS电流模逻辑加法器的设计

对具有不同输入端的MOS电流模逻辑(MCML)门电路进行了设计分析,应用MCML单元逻辑电路,设计了一个4位超前进位加法器.基于SMIC 0.13 μm CMOS工艺平台,对设计的加法器进行仿真.结果表明,该加法器的延迟比传统CMOS电路小,可广泛用于高速低功耗逻辑运算单元.     

对数跳跃加法器的静态CMOS实现

介绍了一种32位对数跳跃加法器结构.该结构采用EL M超前进位加法器代替进位跳跃结构中的组内串行加法器,同EL M相比节约了30 %的硬件开销.面向该算法,重点对关键单元进行了晶体管级的电路设计.其中的进位结合结构利用L ing算法,采用支路线或电路结构对伪进位产生逻辑进行优化;求和逻辑的设计利用传输管结构,用一级逻辑门实现“与-异或”功能;1.0 μm CMOS工艺实现的32位对数跳跃加法器面积为0 .6 2 mm2 ,采用1μm和0 .2 5 μm工艺参数的关键路径延迟分别为6 ns和0 .8ns,在10 0 MHz下功耗分别为2 3和5 .2 m W.     

一种新的高速集成逻辑电路——多元逻辑电路(DYL)

介绍了一种新的高速集成逻辑电路。它不同于常用集成逻辑电路那样基于一种基本单元门电路,而是由几种基本单元组合而成所需的逻辑系统,因而并不要求每种基本单元都有阈值特性。其主要基本单元就是一种高速线性“与或”门,工艺很简单。用较粗尺寸工艺试作的四位全加器进位链样品,实测速度为每级进位上升边延迟1ns,下降边延迟更小。每门最大功耗12.5mw。文中还与几种原有的集成辑逻电路进行了分析比较。     

利用单片机和CPLD实现高速信号发生器

主要介绍了一种高速信号发生器的设计。用于模拟外来激光束产生的脉冲信号以检测激光探测仪是否正常工作。利用VHDL语言对EPM3128A CPLD芯片进行逻辑和同步时序电路设计,作为系统的控制核心,完成8位低速单片机89C51对12位高速D／A芯片AD9762的控制;最终产生了脉宽200ns～3μs可调。步长为50ns的非周期脉冲信号。所设计的信号发生器完全满足检测激光探测仪的要求。     

先行进位光学并行多位全加器的研究

将二进制数的先行进位全加器的逻辑操作引入到光计算中,提出了用光学并行处理方法实现先行进位全加器逻辑操作的建议。信号以空间阵列方式编码,利用空间逻辑阵列,实现并行逻辑操作。研究了PD-LED的光电混合逻辑操作,利用PD—LED逻辑器件,从实验上验证了先行进位光学并行多位全加器,获得了满意的结果。     

对数跳跃加法器的算法及结构设计

本文介绍一种新型加法器结构——对数跳跃加法器,该结构结合进位跳跃加法器和树形超前进位加法器算法,将跳跃进位分组内的进位链改成二叉树形超前进位结构,组内的路径延迟同操作数长度呈对数关系,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势.在结构设计中应用Ling's算法设计进位结合结构,在不增加关键路径延迟的前提下,将初始进位嵌入到进位链.32位对数跳跃加法器的最大扇出为5,关键路径为8级逻辑门延迟,结构规整,易于集成.spectre电路仿真结果表明,在0.25μmCMOS工艺下,32位加法器的关键路径延迟为760ps,100MHz工作频率下功耗为5.2mW.     

低功耗非全摆幅互补传输管加法器

文章提出了一种新型传输管全加器,该全加器采用互补传输管逻辑（Complementary Pass-Transistor Logic）实现.与现有的CPL全加器相比：该全加器具有面积、进位速度和功耗上的优势：并且提供了进位传播信号的输出,可以更简单的构成旁路进位加法器（Carry SkipAdder）.在此全加器基础上可以实现一种新型行波进位加法器（Ripple Carry Adder）,其内部进位信号处于非全摆幅状态,具有高速低功耗的特点.HSPICE模拟表明：对4位加法器而言,其速度接近CMOS提前进位加法器（Carry Look ahead Adder）,而功耗减小了61%.适用于高性能、低功耗的VLSI电路设计.     

用于加法器的功耗延迟积优化混合进位算法

为了实现高性能的加法器,提出了面向功耗延迟积(PDP)优化的混合进位算法。该算法能快速搜索加法器的混合进位,以优化PDP。采用超前进位算法和行波进位算法交替混合,兼具超前进位算法速度快和行波进位算法功耗低的特点。该算法采用C语言实现并编译,结果应用于MCNC Benchmark电路,进行判定测试。与应用三种传统算法的加法器相比,应用该算法的加法器在位数为8位、16位、32位和64位时,PDP改进量分别为40.0%、70.6%、85.6%和92.9%。     

基于逻辑结构的超前进位加法器的设计

通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。     

一种无隔离区的DYL MOS混合集成新电路

本文实现了一种无隔离区的DYL MOS混合集成的新电路。考虑到多元逻辑电路的主要基本单元线性“与或’门和MOS集成电路的自隔离特点,只要对它的工艺过程稍加调整,即可在同一芯片上制成了互相隔离的适合线性“与或”门需要的大,小β晶体管和P沟道MOS晶体管。用这种集成技术,在N型硅片上试作了由双极晶体管和P沟道MOS晶体管组成的反相单元。这种电路工艺简单,可与DYL线性“与或”门在工艺上兼容,具有输入阻抗高、输出阻抗小,并可和DYL电路与TTL电路相容等优点。     

32位高速复合加法器设计

介绍了一种利用Brent-Kung法和进位选择法设计的高速复合加法器,该加法器具有高速、面积小的特点.利用Brent-Kung法设计的加法器克服了扇入、扇出问题,具有速度快的特点,但是存在占用面积大、连线多的缺点.进位选择法是对运算数提前做两种情况的运算,再通过低位的进位信号来选择正确的运算结果,用这种方法设计的加法器存在扇出问题,并且不适合用来设计运算位数较多的加法器.文中设计的加法器利用了Brent-Kung法和进位选择法的各自优点.     

一种高速8位单片机的电路实现

介绍了一种8位高速单片机的电路实现。该单片机采用哈佛结构、指令流水线、双数据总线、组合逻辑微控制器、进位链结构及机器周期为两倍时钟周期等方法，使设计的单片机在晶振为20MHz的条件下，每秒可执行600万条指令。     

直接数字频率合成器AD9852及应用

AD9852是美国ANALOG DEVICES公司生产的新型直接数字频率合成器（DD),有频率转换速度快（小于1μs)、频谱纯度高．工作温度范围宽（－25℃- 85℃）、集成度高等特点,是一种使用方便灵活、功能较强的芯片,AD9852由带有48位相位累加的数控振荡器、可编程参考时钟倍乘器、反向正弦滤波器、计数倍乘器、两个300MHz12位数模转换器、高速模拟比较器和接口逻辑组成。可用于本振合成回路,高精度时钟发生器和FSK／BPSK调制。文中介绍了AD9852的工作大批量、引肢功能以及具体应用。