有限域乘法器的性能分析与优化

评估分析了基于有限域的比特并行乘法器的常规结构的时间复杂度、空间复杂度和工作效率.并在此基础上,提出了更优化的精简结构比特并行乘法器,研究结果证明,在由三项式.f(x)=xm xk 1生成的域内,此优化结构的乘法器具有用m2的与门和m2-1的异或门衡量的最低的复杂度、最短的关键路径.此外,该结构还易于设计者使用硬件实现.     

图像小波零树算法在高速DSP上的实现

嵌入式小波零树算法是一种简单有效的图像编码算法,其比特流中的比特是按重要性排序的,允许精确达到一个目标比率或目标失真.通过充分利用高速DSP的指令代码并行处理及软件流水等功能,在高速DSP芯片TMS320C6201上实现图像小波零树算法,运算时间大为减小,图像视频压缩得到更加高效、实时的执行,有利于便携式数字图像压缩器件的设计.     

空间图像存储器NAND Flash的可靠性

针对空间相机中的图像存储器NAND Flash由于坏块和单粒子翻转导致存储数据不可靠的问题,研究了Flash坏块的管理策略和纠错算法.分析了Flash结构和工作特点,提出了基于并行双遍历机制的坏块管理策略,阐述了双遍历机制的设计思想并分析了它的有效性.在分析Flash结构和纠错特点的基础上,提出了在域GF(28)上的缩短码RS(246,240)+RS(134,128)纠错算法,并说明了编解码算法思想和实现电路.最后,在一空间多光谱相机样机的图像存储设备上进行了试验验证.结果表明,管理策略能快速可靠地处理坏块事件,每次操作仅需1个系统时钟周期即可完成坏块判断.纠错算法在2 KB/page内可以纠正27 B错误,编码速度达到72.53 MBps,解码器速度达到54.26MBps.提出的管理策略和纠错算法有效地解决了Flash数据存储的不可靠问题.     

高速FIR滤波器中乘加单元的优化设计

文中设计了一种基于"移位-加"的专用常数乘加器来实现常系数滤波器的乘加运算。该常数乘加器基于CSD编码技术,采用3-2压缩器,并以华莱士树为其基本结构,以全并行算法来实现其乘加运算,且采取了先进的Three-Greedy连线算法来优化此乘加结构的速度。此乘加结构与传统的直接实现结构相比运算速度明显提高,与应用在通用乘法器的并行乘加器相比又具有较小的面积。所设计的乘加单元已应用在了一种高速D/A转换芯片中的内插滤波器中。     

高速并行数字调制信号的产生与实现

数字调制技术是高速通信传输系统的关键技术之一。本文提出了一种全并行的高速数字调制信号产生架构,该架构可以在现场可编程门阵列(FPGA)硬件平台中通过算法级的流水线实现。通过理论分析与推导,并行频域成型滤波器中的DFT/IDFT可以由低复杂度的两个基-8 FFT算法级联构成,进一步给出了具体的FPGA架构和实现方法。另外,为了进一步降低硬件资源,本文分析并设计了一种适用于并行实现的免混频数字正交上变频架构。仿真实验对高速并行数字调制架构中的并行频域成型滤波器在时域和频域分别进行了算法验证,FPGA硬件实现结果验证了高速并行数字调制信号产生的频谱性能。     

一种基于知识的并行设计智能支持系统的体系

深入分析了产品并行设计的过程特性,指出并行设计的实质是基于多次“设计－评价－再设计”的小循环模式的反复迭代过程。讨论了知识基并行设计智能支持系统的推理决策模式,提出一种基于知识的并行设计智能运行系统体系结构,最后给出智能推理决策系统的功能集成模型。     

基于首1游程的图像位面并行编码算法

针对宇航应用领域对图像压缩算法计算复杂度的要求,提出一种全新的"首1游程"位面编码算法。该算法将离散小波系数首1比特及以上位面用本文提出带符号自适应二进制游程算法编码,其下位面则不编码,直接输出比特值。为兼容无损压缩,算法采用了空间数据系统咨询委员会(CCSDS)推荐的整数97小波变换。由于考虑了像素间、位面间的数据依赖性,该算法的数据访问次数、编码复杂度等远远低于目前算法。该算法是一种内嵌式编码算法,可通过截断码流来精确控制压缩比,支持码流的渐进性传输。试验数据显示,与CCSDS推荐的图像压缩算法比较,本算法计算复杂度显著降低,而压缩性能却略高,同时还支持位平面间独立并行编码,提高了压缩速度。该算法可以满足宇航应用中高速、高性能、低复杂、低功耗的要求。     

基于半实物仿真的信道编译码性能验证系统

依据DVB-S标准的高斯信道下对RS(204,188)+CC(2,1,7)+卷积交织级联编译码算法性能评估时,发现基于Matlab软件搭建通信系统仿真模型时,在信源数据量偏大时,获取完整级联编译码算法系统的仿真结果需要耗费几十分钟甚至几个小时。为实现快速获取级联编译码在不同信噪比下的性能分析验证,将FPGA技术与上位机软件相结合,设计了基于半实物仿真的编译码性能验证系统。系统测试及分析表明,级联编译码硬件板级实测性能与Matlab仿真性能保持在误差范围0.5dB内,信源长度为10010624bit时,在30s内即可完成单次性能仿真与数据上传,可靠性与实时性好,可用于信道编译码性能分析验证研究。     

基于DA算法的PID控制器设计

文中介绍了将分布式算法用于数字PID的硬件实现过程,建立数字PID控制器的仿真系统模型,并在MATLAB下仿真验证了其设计的正确性。该数字PID控制器充分利用了FPGA芯片内的查找表来实现乘法器,与串行、并行和混合方法相比,减少了由大量乘法运算所消耗的时间,极大地提高了系统运行的速度。     

基于机器视觉的一维和二维条码高速在线识别

针对高速运动过程中一维和二维条码识别,基于机器视觉技术提出一种高效、准确的条码在线识别方法。分析了在线条码识别技术和条码编码原理,并针对复杂背景下的图像高速定位与特征提取,建立了识码系数与条码运动的关系模型,提出在复杂背景下基于Halcon的条码高速识别算法。为了验证所提出算法的准确性,搭建了高速检测试验平台对所提的方法进行应用验证。实验结果表明,在所设置的参数下,当条码运动速度达到3.75 mm/ms时,系统识码系数达到最优;在1 000张测试数据集中,算法的准确率为97.10%,算法具有较好的鲁棒性。     

CORDIC算法在倾角传感器中的应用

介绍了CORDIC算法理论的矢量模式，在分析比较得出位串行CORDIC结构优于位并行CORDIC结构之处的基础上，提出了解决位串行迭代结构溢出的方法，并设计了结构图。设计实现反正切函数模块，在Modelsim平台上仿真验证了其准确度和精度。     

一种新型高速A/D转换方案研究

提出一种基于比较式的高速A／D转换设计方案。通过n个高速模拟比较器和n＋1高速运算放大器实现n位分辨率的高速A／D转换，达到近似于并行比较式A／D转换的速度。     

用于SPC控制图识别的神经网络训练并行算法研究

在研究统计过程控制基础上建立控制图识别的神经网络模型。通过对前向型神经网络分析,设计了粒子群优化算法与阻尼最小二乘法相结合的复合训练算法,基于并行运算原理对上述复合算法进行优化。实验结果表明,该复合算法经过并行优化后训练速度明显提高,具有较大的实用价值。     

最小化预测残差的图像序列压缩感知

提出了一种最小化预测残差的图像序列压缩感知算法以实现高速相机输出图像的实时压缩.首先,在编码端仅使用映射矩阵对原始输出图像进行压缩,将压缩得到的观测向量通过信道传输到解码端.接着,在解码端对相邻帧进行运动估计和运动补偿,得到一幅待重建图像的预测图像,利用压缩感知算法对原始图像和预测图像之间存在的预测残差图像进行重建.最后,用迭代的方法优化预测残差图像的重建结果,直到连续两次的重建结果之差小于设定阈值,从而获得重建的原始图像.采用DALSA公司的CR-GEN0 H6400相机进行的实验表明,该算法可以实现1 000 frame/s图像的实时压缩,并且图像重建质量比独立地重建每张图像至少提高了2～6 dB,有效地实现了对高速相机输出图像的实时压缩与高质量重建.     

面向机器人的拉丝漏板板嘴焊接信息描述

针对拉丝漏板板嘴自动焊接作业中板嘴焊接信息描述的问题,本文提出了一种基于文本格式文件的描述方法。该方法能描述与拉丝漏板板嘴焊接紧密相关的结构信息(漏嘴本身信息及其分布信息)、焊接顺序与焊接轨迹信息。该方法简单、直观、易于使用,可快速高效率地描述各种规格拉丝漏板的板嘴焊接信息,有效减少操作工人向焊接机器人输入一种新的拉丝漏板板嘴焊接信息的时间,同时极大地简化了相应的获取拉丝漏板板嘴焊接信息的机器人软件模块的设计。     

调制式永磁齿轮气隙磁场及转矩分析计算

针对有限元法(Finite element method,FEM)计算调制式永磁齿轮的气隙磁场及转矩时,计算机资源占用率过高且结构参数优化周期较长等缺点,采用"场"、"路"结合的分析方法,建立适于计算机建模的气隙磁场及转矩的数学解析模型。根据恒定磁场中的标量磁位理论,通过求解不同边界条件下的微分方程,获得调制式永磁齿轮中高速永磁圈在无调磁环状况下的气隙磁场数理模型;将引入调磁环后所产生的调制效应表示为等效磁路中的气隙磁导,进而获得调制函数,并以此建立高速永磁圈在有调磁环状况下的气隙磁场数理模型;再将低速永磁圈中的永磁体等效为电流模型,并根据电流在磁场中所受的洛仑兹力进行转矩建模。经算例计算表明,所建模型与FEM计算精度相当,但速度更快,且适于计算机程序化,易于实现调制式永磁齿轮的结构参数分析与优化。     

基于Lagrange系数乘子法的校正透镜曲面计算

利用 Lagrange系数乘子法 ,对 CPT曝光用校正透镜曲面进行了计算 ,并采用型值点和法向矢量对曲面进行插值。讨论了 Lagrange乘子对计算的收敛精度和迭代次数的影响 ,通过选择合适的乘子 ,得到了具有很高精度的收敛曲面 ,并提高了计算速度     

基于PCI总线的数据加密卡设计与实现

针对信息安全领域中敏感数据的安全存储及加密协处理的应用需求，设计了基于PCI总线的高速数据加密卡。在方案中以低端FPGA为载体，硬化实现了AES强加密算法及32位CRC校验算法；同时提出了一种高效的DMA传输结构，消除了对大容量FIFO缓冲器的依赖，并提高了总线利用率和数据传输速率。实验证明该设计具有加解密速度快、安全性高和成本低的特点。