基于JTAG的MBIST设计实现

边界扫描（BSD,有时也称为JTAG）和存储器内建自测试（MBIST）是两种常用的集成电路可测试设计技术,然而如何有效处理MBIST产生的众多管脚是DFT工程师必须考虑的问题。本文介绍JTAG和MBIST基本原理和设计方法,在此基础上提出了用JTAG控制MBIST的实现方法,解决了由MBIST引起的管脚复用问题。     

基于JTAG的SoC开发接口设计

文章提出一种应用在SoC系统中的开发接口,用于边界扫描测试、调试、程序流跟踪等。在处理器、外设内核和开源（GDB）、商业的调试／仿真器或边界扫描测试设备之间提供支持。通过IEEE1149．1JTAG协议接口提供外部调试／仿真器、边界扫描测试设备与内核之间的连接。为了使设计具有实用价值和通用性,该设计重点实现了硬件调试功能中最基本最重要的部分,力求结构简洁、工作可靠。文中的设计通过仿真验证,证明其设计可靠、方案可行,具有很好的实用价值。     

用于NEXPERIA PNX1500的JTAG控制器

应用于PNX1500 DSP CPU的USB接口的JTAG控制器选用了CYPRESS公司的CY7C68013和TI公司的SN54ACT8990作为主控芯片,支持USB2.0协议,热插拔和即插即用,使用方便。此设计已实际应用在基于PNX1500的嵌入式系统调试中,取得了很好的效果。     

基于JTAG的SoC片上调试系统设计

文章提出了一种基于JTAG的SoC片上调试系统设计方法,该系统主要包括JTAG接口和片上调试模式控制单元。通过执行不同的操作指令,该片上调试系统可实现断点设置、单步执行、寄存器和存储器内容监控、在线编程以及程序运行现场设置等调试功能。文章同时说明了片上调试系统的工作原理和硬件架构。     

高速JTAG在线调试系统的设计

提出了一种针对在线调试系统的设计优化方案。在优化后的系统设计方案中上位机PC通过USB接口向调试器发出调试命令,由调试器产生JTAG时序,实现对芯片的调试和下载功能。另外,对芯片内部JTAG调试逻辑的实现过程和片外存储器的下载路径进行了优化,提高了调试系统的调试速度和片外存储器的下载速度。     

基于JTAG边界扫描方式的重构控制器的设计

为充分利用硬件资源,满足不同的应用需求,本文提出了一种基于JTAG边界扫描模式配置的重构控制器,详细介绍控制器的硬件实现以及配置流程,该控制器通过模拟JTAG接口时序及TAP状态机的功能,实现在系统配置目标可编程器件。     

基于JTAG的计算机硬件实验系统的设计与实现

介绍了一种利用自建JTAG边界扫描结构、基于FPGA实现的计算机硬件实验教学系统。针对系统中计算机与FPGA内实验电路的信息交换以及对实验电路的运行控制两个关键点进行了研究,将边界扫描测试协议作为信息传递手段实现了计算机与FPGA内部实验电路以及运行控制器之间的数据通信。设计了自建JTAG边界扫描结构,并设计了相对通用的运行控制器以实现对不同计算机硬件课程不同实验电路的运行控制。设计以STM32作为主控芯片的USB和JTAG协议之间的协议转换器,用以连接计算机和FPGA中的自建JTAG边界扫描结构。以16位微程序控制的微处理器作为目标实验电路,在AlteraDE2-115教育开发板上对该系统进行了实现和验证。试验表明,该系统在可靠性、稳定性等方面均能满足高校计算机硬件实验的需求。     

基于VHDL语言的卷积码编解码器的设计

卷积码是一种性能优良的差错控制编码。本文在阐述卷积码编解码器基本工作原理的基础上，提出了在MAX P1usⅡ开发平台上基于VHDL语言设计(2，1，6)卷积码编解码器的方法。仿真实验结果表明了该编解码器的正确性和合理性。     

基于AVR和CPLD的高速数据采集系统

为了提高数据采集卡的速度,同时降低成本,设计一种并行数据采集系统,要求并行采集速度大于10 Mb/s.整个系统由AVR与CPLD控制实现,通过MAX1308完成模数转换,并设计搭建了其外围电路.采用12路数据存储模式存储高速采集的数据.实验依据存储要求搭建硬件电路并调试,示波器显示的波形结果8组脉冲序列完全对齐,没有出现时序混乱,同时并行处理过程中不相互影响,实现了低成本高速多路采集的设计要求.     

基于FPGA的高速数据采集卡的设计

介绍一种采用USB2．0接口与PC机进行数据传输的高速数据采集卡的设计。给出了硬件的基本结构和软件固件设计的基本方法,并对用FPGA设计FIFO做了重点阐述,同时对使用异步并行A／D转换与使用采样率为444～440MS／s的ADC器件的采样数据在FIFO内的数据传输进行了时序仿真,并分析了仿真结果。     

一种基于JTAG的SoC片上调试系统的设计

基于SoC的硬件设计,提出了一种基于JTAG的SoC3片上调试系统的设计方法.该调试系统可设置多种工作模式,含有CPU核扫描链和片上总线扫描链.能硬件实现调试启动与停止、断点设置、单步执行及存储访问等调试功能.对外围IP模块调试诊断时,可绕开CPU核,通过片上总线扫描链直接进行读写访问.该调试系统对其他SoC的设计具有一定的参考价值.     

基于JTAG的SoC软硬件协同验证平台设计

基于JTAG接口,提出了一种以FPGA为基础的SoC软硬件协同验证平台.在验证平台的硬件基础上,开发了调试验证软件,能够完成SRAM的读写、CF卡的读写、串口的收发、程序的下载、及程序复位等功能.利用验证平台的软硬件完成了SoC的IP模块的调试验证及操作系统μClinux的调试验证.实践表明,该验证平台有益于SoC的设计和调试,降低SoC应用系统的开发成本.     

一种基于JTAG的SOC测试电路设计及实现

提出了一种基于JTAG的新的测试电路设计思路.通过扩展JTAG指令,可以利用JTAG通信协议向SOC芯片中下载自定义的测试指令,并读回测试的最终结果.该方法可以对SOC内部的IP及存储器进行充分的功能测试,测试过程可灵活配置,可以快速定位测试中出现的问题.     

基于JTAG的SoC芯片调试系统设计

文章提出了一种基于IEEE 1149.1 JTAG协议的SoC调试接口,该设计支持寄存器查看和设置、CPU调试、IP核调试、边界扫描测试等功能。对该接口的整体结构框图到设计都进行了详细的阐述。该接口成功地应用于测控SoC中,具有很好的参考价值。     

基于USB2.0的边界扫描控制器设计

系统采用CY7C68013及其配置芯片EEPROM完成USB接口部分的功能,采用ACT8990完成边界扫描部分的功能,为完成部分逻辑功能及对此控制器设计的部分电路加密,采用CPLD EPM3032A实现.接着,给出了整个控制器的软件设计方案,具体讨论了CY7C68013的固件设计,以及利用WindowsDDK开发包开发...     

一种基于JTAG的CLB内建自测试方法

针对Virtex-4型FPGA中可编程逻辑块故障检测的需求,提出了一种基于JTAG的内建自测试方法,并基于DEV++平台自行开发了基于并口的专用边界扫描测试软件.该方法可以比较可靠的检测FPGA中存在故障的可编程逻辑块,并能比较高的分辨率实现故障的定位.与传统的单故障检测方法相比,提出的改进型测试方法可以检测和定位多个故障CLB,并可以对故障类型进行诊断.实验结果表明:提出的测试方法可以精确的检测和定位存在故障的多个CLB,对具有类似结构的SRAM型FPGA具有普遍适用性.     

一种基于JTAG的软硬件协同SOC调试接口

提出了一种处理器片上调试系统。使用科学的设计方法学完成了硬件与软件部分的设计,采用优化策略改进了硬件部分,得到了测试覆盖率高、稳定性较高、实时性较好的可调试SOC。软件部分通过层次化设计,连接硬件和UI,具有一定的价值。     

基于JTAG标准的电流模A/D转换器可测试性设计

边界扫描技术是一种重要的可测试性设计（DFT）技术，该技术不仅可以测试芯片或PCB之间的管脚连接是否存在故障，还可以测试芯片的逻辑功能。JTAG标准是该技术的相关协议。以JTAG标准为基础，结合一款新型电流模A／D转换器的测试需求，提出了一种基于JTAG标准的扫描测试结构，完成对电流模A／D转换器的参数测试。