基于FPGA的64点FFT处理器设计

采取基-4按频率抽取FFT算法,设计一种可在FPGA上实现的64点、32位长、定点复数FFT处理器.基-4堞形运算单元中采用六级流水线设计,并行处理4路输入/输出数据,能极大地提高FFT的处理速度.该设计采用VHDL描述的多个功能模块,经ModelSim对系统进行逻辑综合与时序仿真.实验证明,利用FPGA实现64点FFT,运算速度快,完全可以处理高速实时信号.     

基于CMMB标准的新型FFT处理器设计

针对中国移动多媒体广播(CMMB)系统中高速FFT处理器的设计要求,提出了一种新的适用大点数FFT算法的流水线实现结构.采用了混合基4/2、按频率抽取FFT算法,完成了4 096/2 048点,13 bit位宽,定点复数FFr的设计,两个点数的FFT变换能够采用同一套结构实现,节约了资源.设计全部采用VerilogHDL语言描述并通过FPGA仿真验证.     

一种按时间抽取的混合基实序列高效FFT算法

针对2N点实序列FFT的实现,分析了FFT运算的基本原理,并在基本原理的基础上介绍了一种按时间抽取的混合基FFT算法.此算法采用"包装"算法和基2-基4混合算法结合的方法进行运算.通过复杂度分析,显示了此算法与传统的单一基2或基4的FFT相比,大大减少了计算过程中所需的实加法的个数;当点数大于1024时,所需实乘法的个数也有所减少.这是一种实序列FFT的高效低复杂度算法.     

基于高速FFT结构的频域抗干扰算法的FPGA实现

提出了一种基于高速FFT结构的算法硬件设计与实现,FFT采用基4算法,旋转因子采用CORDIC算法生成,节省了存储资源,最后在硬件平台上测试,取得了很好的抗干扰效果.     

基于CORDIC的FFT处理器设计

波束形成是阵列信号处理过程的一个重要步骤,它在雷达、地质勘探、医学成像领域起着关键的作用并得到了广泛的应用。在声呐系统中,FFT处理器是波束形成器的关键部件,论文中引用了CORDIC算法,并对比了基2、基4等时域FFT算法的区别,根据基本原理和流程最终选定了基4算法,将其有效地和CORDIC算法结合起来。设计了一款基于CORDIC算法的FFT处理器。采用流水线方式,形成了5级蝶形算法,满足了FFT运算要求。     

OFDM系统中高速FFT处理器的FPGA实现

针对OFDM系统中FFT处理器的设计要求,选择并具体分析FFT基4-DIF算法流程,并利用现场可编程设计开发了高速FFT信号处理器。本设计采用Verilog HDL语言进行描述,并通过了仿真和验证。     

一种改进型基-8 FFT算法及其ASIC实现

本文在介绍传统FFT原理和流程的基础上，根据具体应用要求，结合基-4算法的长处，对传统基-8FFT的结构做了改进，并用ASIC实现了一个12位64点复数FFT的计算。布线后门级模型的仿真验证了改进后的结构不但计算正确，而且效率有显著的提高。论文最后简单总结了改进后12位64点复数FFT专用电路目前已经达到的性能指标。     

OFDM系统中高速FFT处理器的FPGA实现

针对OFDM系统中FFT处理器的设计要求，选择并具体分析FFT基4-DIF算法流程，并利用现场可编程设计开发了高速FFT信号处理器。本设计采用Verilog HDL语言进行描述，并通过了仿真和验证。     

基于CORDIC旋转器的基-3 FFT算法高效设计

设计出一种可以用于FPGA高效实现的基-3 FFT算法,采用改进的三端前馈延迟转换器结构,优化了延迟和运算过程。针对蝶形运算中复数乘法器占据大量内存的问题,引入了CORDIC旋转器实现输入与旋转因子相乘的运算,可以降低乘法运算的复杂度,该CORDIC旋转器采用改进的高基CORDIC算法,解决了传统的CORDIC算法迭代次数多、延迟大的问题,从而达到高吞吐率要求。该基-3 FFT算法以寻址变序、流水处理的方式,可以满足最高运行频率为404 MHz的FFT处理要求。与基于传统复数乘法器的基-3 FFT算法相比,基于CORDIC旋转器的基-3 FFT算法使功耗平均减少了22%,使总延迟平均减少了29%。     

基于CORDIC算法的流水线型FFT处理器设计

首先分析了基二FFT算法的原理以及在FPGA上实现FFT处理器的硬件结构。其次详细研究了在FPGA上实现FFT的具体过程,利用CORDIC算法实现了旋转因子乘法器,解决了整体设计过程中主要面对的几个关键问题,最终利用Verilog编程实现了基二流水线型FFT处理器,利用MATLAB与MODELSIM结合仿真结果表明该设计满足FFT处理器的基本要求,在10 MHz的采样率下完成32点FFT只需要14.45μs,设计方法也简单易行,具有一定的推广价值。     

基于FPGA的32位浮点FFT处理器的设计

介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。     

一种高速实时定点FFT处理器的设计

本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案，作者在这种高速FFT设计时选择的特点基于Radix4DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构，另外由于FFT基4运算的复杂性，所以在设计基4运算单元、数据通道中串并转换、运算数据的立齐、颠倒位序、双地址发生等方面也有一些特点。整体上考虑是；尽可能地能够进行高速的FFT运算，本文针对1024点、16bits位长、定点数、复数点进行运算；考虑到芯片外围接口的问题，希望外围能够尽量方便用户使用，所以在外围数据、状态和控制线上比较精简，从而把复杂的控制部分转移到芯片内部实现。     

DTMB接收机中3780点FFT处理器的设计

提出了一种适合于DTMB接收机使用的FFT处理器的设计方法.该处理器基于混合基算法,素因子分解法和WFTA算法,采用动态截位法来保证精度与减小功耗和面积.FPGA验证表明：在输入输出均为13位时,该处理器的信噪比达到了60.4dB,运行最高频率达到84.48MHz,满足了DTMB接收机对FFT处理器的精度要求和速度要求.     

基于CORDIC的一种高速实时定点FFT的FPGA实现

本文论述了一种利用CORDIC算法在FPGA上实现高速实时定点FFF的设计方案。利用CORDIC算法来实现复数乘法，与使用乘法器相比降低了系统的资源占用率，提高了系统速度[1]。设计基于基4时序抽取FFT算法，采用双端口内置RAM和流水线串行工作方式。本设计针对256点、24位长数据进行运算，在XilnxSpartan2E系列的xc2s300e器件下载验证通过，完成一次运算约为12μs，可运用于高速DSP、数字签名算法等对速度要求高的领域。     

New continuous-flow mixed-radix (CFMR) FFT Processor using novel in-place strategy

The paper proposes a new continuous-flow mixed-radix (CFMR) fast Fourier transform (FFT) processor that uses the MR (radix-4/2) algorithm and a novel in-place strategy. The existing in-place strategy supports only a fixed-radix FFT algorithm. In contrast, the proposed in-place strategy can support the MR algorithm, which allows CF FFT computations regardless of the length of FFT. The novel in-place strategy is made by interchanging storage locations of butterfly outputs. The CFMR FFT processor provides the MR algorithm, the in-place strategy, and the CF FFT computations at the same time. The CFMR FFT processor requires only two N-word memories due to the proposed in-place strategy. In addition, it uses one butterfly unit that can perform either one radix-4 butterfly or two radix-2 butterflies. The CFMR FFT processor using the 0.18 /spl mu/m SEC cell library consists of 37,000 gates excluding memories, requires only 640 clock cycles for a 512-point FFT and runs at 100 MHz. Therefore, the CFMR FFT processor can reduce hardware complexity and computation cycles compared with existing FFT processors.     

流水线结构FFT/IFFT处理器的设计与实现

针对实时高速信号处理的要求，设计并实现了一种高效的FFT处理器。在分析了FFT算法的复杂度和硬件实现结构的基础上，处理器采用了按频率抽取的基—4算法，分级流水线以及定点运算结构。可以根据要求设置成4P点的FFT或IFFT。处理器可以对多个输入序列进行连续的FFT运算，消除了数据的输入输出对延时的影响。平均每完成一次N点FFT运算仅需要Ⅳ个时钟周期。整个设计基于Verilog HDL语言进行模块化设计。并在Altera公司的Cyclone Ⅱ器件上实现。     

WFTA算法的FPGA设计与实现

Winograd傅里叶变换算法（WFTA）利用旋转因子W的特性对其进行分解,能够把FFT运算中乘法次数降到最低,是一种高效且资源占用相对较少的FFT实现方法。以256点分解为两维16×16点的小数组WFTA进行运算为例介绍了大数组WFTA算法的FPGA设计与实现方案。仿真测试表明,所设计的256点FFT处理器,乘法器资源消耗仅为基-2FFT的1/2、基-4FFT的2/3,且在100 MHz主时钟频率下完成运算仅需5.8μs,满足FFT处理器的高速实时性要求。     

Design of an FFT/IFFT Processor for MIMO OFDM Systems

In this paper, we present a novel 128/64 point fast Fourier transform (FFT)/ inverse FFT (IFFT) processor for the applications in a multiple-input multiple-output orthogonal frequency-division multiplexing based IEEE 802.11n wireless local area network baseband processor. The unfolding mixed-radix multipath delay feedback FFT architecture is proposed to efficiently deal with multiple data sequences. The proposed processor not only supports the operation of FFT/IFFT in 128 points and 64 points but can also provide different throughput rates for 1-4 simultaneous data sequences to meet IEEE 802.11n requirements. Furthermore, less hardware complexity is needed in our design compared with traditional four-parallel approach. The proposed FFT/IFFT processor is designed in a 0.13-mum single-poly and eight-metal CMOS process. The core area is 660times2142 mum² , including an FFT/IFFT processor and a test module. At the operation clock rate of 40 MHz, our proposed processor can calculate 128-point FFT with four independent data sequences within 3.2 mus meeting IEEE 802.11n standard requirements     

基于FPGA的FFT处理器的设计与实现

对FFT处理器的实现算法-频域抽取基4算法做了介绍。介绍一种以FPGA作为设计载体,设计和实现一套集成于FPGA内部的FFT处理器的方法和设计过程。FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度。该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合。