AES扩散层的分析及改进方案设计

AES算法的列混合变换具有最优的扩散特性,但它与逆列混合变换的硬件电路实现效率相差较大。通过分析AES算法列混合变换,根据电路实现特点,给出了一批加解密可以共用电路的列混合变换,在保持最优扩散性质的同时,新的列混合变换电路资源开销与效率同AES算法相当。     

一种资源共享的快速加解密AES算法的实现

针对AES算法的特点,提出一种适用于在FPGA上实现的快速加解密资源共享的AES算法。对传统的AES加解密的s_box进行变换,使用一张查找表实现了加解密过程的资源共享,有效的节省了硬件实现面积。并对AES加解密的列混合变换进行了改进,从而达到资源共享,节省资源。本方案对轮密钥扩展,列混合变换及其逆变换等操作进行了优化处理,并在加密计算及解密计算中对S-盒,列混合变换等关键计算部件进行了复用,并且采用AES轮内流水结果和密钥并行处理,可在一块芯片上同时支持128位、192位、256位三种密钥长度的加解密算法。实验结果表明本设计相比于其他设计具有更高的性能。     

基于随机掩码的AES算法抗DPA攻击硬件实现

该文提出了一种基于随机掩码的抗DPA（Differential Power Analysis）攻击的AES算法硬件实现方案。基于随机掩码的AES算法实现中最为关键之处就是唯一的非线性变换即S盒（SubBytes）的实现,该文将S盒中有限域GF（28）上的求逆转换到GF（24）和GF（22）上进行,有效实现了掩码防护。在该文的实现中,所有的中间结果均被随机掩码,证明了该文中AES算法实现能够抗DPA攻击,基于此掩码方案,给出了AES协处理器体系结构,设计实现128密钥的AES协处理器。在0.18μm工艺下,协处理器面积为0.298mm2 在100MHz频率下,加解密吞吐率达到了1.16Gbps。     

资源共享的并行AES加密/解密算法及其实现

随着密码分析技术的提高,原有的数据加密标准(DES)已经不能满足应用的要求.高级加密标准(AES)成为新一代的数据加密标准,取代了使用20多年的DES.目前的AES算法实现中普遍存在资源消耗大或者吞吐率低以及加密和解密分别实现的不足.为在资源消耗和吞吐率之问取得折衷,以资源共享和并行的方式同时实现AES加密和解密算法,分析AES算法中各个变换以及128位密钥扩展的性质和特点,选择复合域优化字节置换变换.推导结构简化列字节混合变换,提出128位加密/等效解密密钥扩展方案,同时实现了资源共享的并行AES加密和解密算法.通过在FTGA上的验证和与相关文献的比较,表明该方案以较少的资源获得了较高的吞吐率.     

采用指令集扩展和随机调度的AES算法实现技术

在随机掩码技术基础上,定义了若干细粒度的随机掩码操作,将AES（Advanced Encryption Standard）算法中各种变换分解为细粒度随机掩码操作的序列,并使得所有的中间结果均被不同的随机量所掩码。为高效实现基于细粒度随机掩码操作分解的AES算法,定义了三种扩展指令,结合指令随机调度方法,给出了AES算法的完整实现流程,并指出这种实现技术可以抗一阶和高阶功耗攻击。实验结果表明,与其他典型防护技术相比,这种实现技术具有安全性、运算性能以及硬件复杂度等方面的综合优势。     

面向CBC模式的AES高速芯片设计与实现

为以硬件方式高速实现AES密码算法,缩短整个芯片的关键路径,基于一种改进AES密码算法,在算法级对电路实现进行优化,将AES密码算法中字节代替变换与列混合变换进行合并,以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时,支持分组密码工作中的ECB,CBC模式,提高了分组密码不同级别的安全性。在0.13μm CMOS工艺下,用Verilog硬件描述语言进行综合,仿真结果表明最高时钟频率可以达到781 MHz,在密钥长度分别为128 bit、192 bit和256 bit时,最大数据吞吐率分别可以达到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s,占用面积38.5 KGates。     

AES密码算法中的列变换优化改进

AES(Advance Encryption Standard)标准由于其较高的安全性能已经在加密中得到了广泛应用.为了进一步提高AES标准的加解密速度,首先介绍了AES加/解密原理、基本结构和算法流程,提出了调用xtime子程序和模m(x)运算,对AES-128加密过程轮变换过程中MixColuinn变换进行优化改进.通过openSSL测试,结果表明改进后的AES的实现算法在时效性方面比原始的方法有所提高.     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

智能卡中抗高阶功耗攻击AES算法实现技术

在提取AES算法中各种变换的公共操作的基础上,定义相应的基于随机掩码的原子操作,并以硬件方式实现。将AES算法中各种变换转换为随机掩码原子操作的序列,密码算法运算过程中使用不同的随机量对所有中间结果进行掩码。在此基础上,以软硬件结合的方式实现AES算法,掩码的原子操作以硬件方式实现,而运算流程控制以软件方式实现;并且结合运算流程随机化技术进一步提高实现的安全性。安全分析表明,这种实现技术可以抗一阶功耗攻击和高阶功耗攻击。实验结果表明,所提出的AES算法实现方法的硬件实现开销较小,并且具有高安全性,适合于智能卡实现。     

SECURITY OF NUMBER THEORETIC PUBLIC KEY CRYPTOSYSTEMS AGAINST RANDOM ATTACK,I

Abstract

Simplified AES was developed in 2003, as a teaching tool to help students understand AES. It was designed so that the two primary attacks on symmetric-key block ciphers of that time, differential cryptanalysis and linear cryptanalysis, are not trivial on simplified AES. Algebraic cryptanalysis is a technique that uses modern equation solvers to attack cryptographic algorithms. We will use algebraic cryptanalysis to attack simplified AES.     

AES密码算法的性能研究与实现

对AES算法进行分析。并探究其安全性．对其扩散性、混淆性和数据加／解密速率等密码学性能进行探析，同时与其他对称加密算法进行比较，结果显示AES具有很强的优势。     

Side-channel cryptographic attacks using pseudo-boolean optimization

Symmetric block ciphers, such as the Advanced Encryption Standard (AES), are deterministic algorithms which transform plaintexts to ciphertexts using a secret key. These ciphers are designed such that it is computationally very difficult to recover the secret key if only pairs of plaintexts and ciphertexts are provided to the attacker. Constraint solvers have recently been suggested as a way of recovering the secret keys of symmetric block ciphers. To carry out such an attack, the attacker provides the solver with a set of equations describing the mathematical relationship between a known plaintext and a known ciphertext, and then attempts to solve for the unknown secret key. This approach is known to be intractable against AES unless side-channel data – information leaked from the cryptographic device due to its internal physical structure – is introduced into the equation set. A significant challenge in writing equations representing side-channel data is measurement noise. In this work we show how casting the problem as a pseudo-Boolean optimization instance provides an efficient and effective way of tolerating this noise. We describe a theoretical analysis, connecting the measurement signal-to-noise ratio and the tolerable set size of a non-optimizing solver with the success probability. We then conduct an extensive performance evaluation, comparing two optimizing variants for dealing with measurement noise to a non-optimizing method. Our best optimizing method provides a successful attack on the AES cipher which requires surprisingly little side-channel data and works in reasonable computation time. We also make available a set of AES cryptanalysis instances and provide some practical feedback on our experience of using open-source constraint solvers.     

抗差分故障攻击的AES密码芯片设计

针对AES的差分故障攻击(DFA)过程,总结出对AES的DFA攻击算法与攻击模型的特点,在此基础上为AES密码芯片设计了一种基于TRC校验的防护电路,并对其抗差分故障攻击的可行性进行了仿真验证。结果表明,该防护电路能够快速准确地检测出导入错误,增强了AES芯片抗DFA攻击的能力。     

AES算法的轻量化实现研究

作为被NIST选定的新一代高级加密标准,AES算法的快速软件实现仍占用较大的存储空间,这不利于其在资源受限环境中的应用。针对该问题,提出了一种AES轻量化的实现方法。该方法根据轮函数的特点,对其进行调序后合并与优化,以减少算法占用的存储空间,并提高算法的执行效率。在VC++6.0平台上与其他优化实现方案进行实验比较。结果表明,改进后的算法对存储空间要求较低,且执行效率较高。     

Design of an ultra high speed AES processor for next generation IT security

The Advanced Encryption Standard (AES) has added new dimension to cryptography with its potentials of safeguarding the IT systems. This paper presents the design of an ultra high speed AES processor to generate cryptographically secured information at a rate of multi-ten Gbps. The proposed design addresses the next generation IT security requirements: the resistance against all crypto-analytical attacks and high speed with low latency. This work optimizes AES algorithm to eliminate algebraic operations from the datapath, which contributes to achieve ultra high speed and to reduce the latency. The AES processor is designed using Verilog HDL and then simulated using FPGA platform. The performance of the processor is compared with that of other researchers in terms of speed and latency, which shows its superiority over them. The soft core can be reused to convert it to ASIC to achieve much better performance.     

AES布尔函数Walsh谱分析

高级加密标准算法Rijndael的设计初衷是抵抗差分攻击并口线性攻击等现有攻击。本文从另一个角度--布尔函数出发，利用Walsh谱理论，分析AES的S盒的线性性、非线性性、严格雪崩特性、扩散特性并口相关免疫性等密码性质，从理论上揭示AES的S盒的安全性。     

AES加密算法分析与C++编程实现

AES是新一代的数据加密标准,2001年2月,被NIST采用为最新的加密标准用于取代不能满足需要的旧一代加密标准(DES)。该文对AES的性能进行了分析、算法进行了介绍,并给出C 语言实现的代码。     

基于AES算法的Cache Hit旁路攻击

AES加密快速实现中利用了查表操作,查表的索引值会影响Cache命中率和加密时间,而查表的索引值和密钥存在密切关系。通过分析AES最后一轮加密过程中查表索引值与密文和最后一轮子密钥的关系,以及它们对Cache命中与否和加密时间长短的影响,提出一种利用Cache hit信息作为旁路信息对AES进行旁路攻击的技术,在Intel Celeron 1.99 GHz和Pentium4 3.6 GHz CPU的环境中,分别在221和225个随机明文样本的条件下,在5 min内恢复了OpenSSL v.0.9.8(a)库中AES的128 bit密钥,并介绍防御这种攻击途径的手段。     

基于混沌映射和AES算法的图像加密方案

提出了一种对图像信号进行时空两级加密的方法。在时序加密级,采用混沌序列作为AES加密的初始密钥,既保留了AES作为常规加密算法的优良特性,又方便了密钥的产生和管理。在空间置换加密级,给出了一种将混沌序列转换为空间置换矩阵的新方法。混沌序列由参数受调的logistic映射产生,避免了混沌迭代进入短周期效应。实验结果表明加密图像效果良好,解密图像无损伤。