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随着专用集成芯片(ASIC)和系统芯片(SOC)的飞速发展,芯片内部生成可变频率的稳定时钟变得至关重要,设计一个高性能锁相环正是适应了这样的需求。本文在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构。它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片(ASIC)和系统芯片(SOC)的实现提供最基础且最重要的可应用时钟产生电路。模拟结果表明:该锁相环可稳定输出500 MHz时钟信号,稳定时间小于700ns,在1.8V电源下的功耗小于18mW,噪声小于180mV。 相似文献
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一种用于高速锁相环的新型CMOS电荷泵电路 总被引:5,自引:0,他引:5
提出了一种适用于高速锁相环电路的新型CMOS电荷泵电路。该电路利用正反馈电路提高电荷泵的转换速度,利用高摆幅镜像电流电路提高输出电压的摆动幅度,消除了电压跳变现象。电路设计和H-SPICE仿真基于BL 1.2μm工艺BSIM3、LEVEL=47的CMOS库,电源电压为2V,功耗为0.1mW。仿真结果表明,该电路可以很好地应用于高速锁相环电路。 相似文献
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描述了基于P型CSL(Current Steer Logic)架构压控振荡器的低功耗射频锁相环设计.其鉴频鉴相器模块采用预充电模式,具有高速、无死区等特点;电荷泵模块在提高开关速度的基础上,改进了拓扑结构,使充放电电流的路径深度相同,更好地实现了匹配;为了达到宽调谐范围的目的,电荷泵模块采用1.8 V电源电压,而压控振荡器模块采用3.3 V,这样可充分利用电荷泵的输出电压范围实现宽调谐.电路设计基于0.18μm 1P6M CMOS工艺,芯片实测结果显示,锁相环工作在940 MHz~2.23 GHz的频率范围内,功耗低于15.2mW,芯片面积为750μm×400μm(不包括10). 相似文献
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3.5GHz锁相环的设计 总被引:1,自引:2,他引:1
设计了一款整数型锁相环.从系统到具体电路对整个锁相环进行了详细的分析和仿真.电路采用SMIC 0.18μm CMOS射频工艺设计,面积为1.1mm×1.1mm,整个锁相环在1.8V电源电压下的功耗为36mW,仿真结果显示锁相环的相位噪声在-111dBc/Hz@1MHz,参考杂散为-76.4dBc. 相似文献
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采用CMOS工艺技术,设计了一款基于双环路滤波器的高性能、宽范围锁相环。该锁相环电路包括可调延迟的鉴频鉴相器、电荷泵、双环路有源滤波器、多频带的压控振荡器和可编程分频器模块。与无源滤波器结构相比,双环滤波的结构将滤波电容面积减小3/4,该锁相环整体版图面积为405μm×480μm,经过仿真测试,锁相环能够提供的输出频率范围为140MHz~1.5GHz,整体功耗为6.85mW。设计的锁相环其流片测试结果显示:当输出频率为1.5GHz时,均方根抖动为8.92ps;当中心频率为820MHz时,均方根抖动为6.01ps,测试结果表明设计的这款锁相环输出频率能够满足使用需求。 相似文献
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针对电荷泵锁相环的抖动问题,对CMOS电荷泵锁相环的压控振荡器电路进行改进;设计了一种采用增益补偿技术的压控振荡器,实现了可用于DC-DC变换器中与外部时钟同步的电荷泵锁相环.电路设计基于TSMC 0.18 μm CMOS工艺,采用HSPICE软件仿真验证.仿真结果表明,在3.3 V电源电压、-40 ℃~85 ℃温度范围内,该电荷泵锁相环能够与外部时钟同步于1.5 ~3.5 MHz的频率范围,锁定时间小于72 μs,功耗小于1.3 mW. 相似文献
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采用基于DSP的数字锁相环(DPLL)对高频逆变电源输出频率的实时控制,可实现逆变器工作频率对负载谐振频率的同步跟踪,确保逆变器开关器件工作在零电压电流软开关(ZVZCS)状态,显著减小功率器件的开关损耗和提高装置效率。文中在给出DSP控制的逆变电源拓扑结构基础上,推出了适用于高频逆变电源的锁相环数学模型,在Z域中对二阶数字锁相环进行了稳定性分析和动态设计。在对锁相环Z域传递函数分析的基础上,得出二阶数字锁相环的稳定条件,并给出数字锁相环的软件实现,最后进行了实验验证。实验结果表明在Z域中对基于DSP的二阶数字锁相环的动态分析和设计是合理可行的。用此方法设计的电源具有良好的动态响应和抗扰性能。 相似文献
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本文介绍了C语言与汇编语言混合编程的规则,讨论了混合编程的一般方法。并在此基础上从工程实际的角度对混合编程的几项关键问题作了深入的论述。 相似文献
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DSP芯片中浮点加法器的速度制约着整个芯片的工作速度,浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此,我们可以通过对LOD电路的改进,来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计,实现了一种快速、高效的LOD电路。它针对处理的数据格式为TMS320C3X扩展精度浮点数据格式。 相似文献
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DSP芯片外部存储器接口设计一例 总被引:6,自引:6,他引:0
文章介绍了一个32位通用DSP芯片中外部存储器接口的设计方案,该方案的突出特点是:接口位宽可根据片外存储器的位宽灵活地调整为8/16/32位,并可同时适应内部数据类型8/16/32位的变换。 相似文献
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文中设计了一种基于DSP技术的车内通话系统.方案中采用了DSP、点对多点通信方式等技术,实现了多位成员在一个网络或两个通话网络中的通信.设计了一种基于多路模拟开关的话音交换方法. 相似文献
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一种适用于DSP的安全模块的设计 总被引:1,自引:1,他引:0
为了提高DSP系统的安全性能,结合AES总线加密和数据完整性检测两种安全方式,设计了一种新的安全机制.然后采用流水线技术对这种安全机制进行了硬件实现.利用Xilinx公司Virtex5系列的xc5vlx30-3ff324FPGA硬件实现结果表明,安全模块的最高频率达到230.265MHz,数据吞吐量可达7.19Gb/s,满足DSP高实时性和大数据吞吐量的应用要求. 相似文献
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针对实际应用DSP系统时常见的电源干扰、传输线效应和强电干扰等问题,对电子产品电磁环境进行分析,根据电磁干扰产生的机理和影响,对DSP系统提出了电磁兼容性设计要求。从元器件的布置,地线和电源线的布置,信号线的布置三个方面给出电路板的设计方法,从而有效降低DSP系统的干扰,提高电磁兼容性能。这些技术从设计层次上保证了高速DSP系统的有效性和可靠性。 相似文献