一种静电问题处理方法分析与应用

该文围绕一款立式医用盆腔医疗仪在电磁兼容测试的静电放电项目中出现的三个问题,从静电放电机理及等效模型入手,详细分析了问题的成因,根据上述原因提供了金属杆接地处理、电磁场屏蔽保护、电源的TVS防护等三个整改措施,并详细解释了各措施的静电抑制原理,最终通过测试验证方案可行.     

40 nm IC静态和动态 ESD测试及失效分析

结合电网内使用电子器件面临的复杂电磁环境,介绍芯片在静态和动态下静电放电(electrostatic discharge,ESD)的防护能力测试,分析了ESD器件充放电模式(CDM)失效的现象和定位方法. 针对40 nm LQFP64封装芯片,详细介绍ESD测试过程和失效判定分析过程,综合运用激光束电阻异常侦测、扫描电子显微镜等手段完成对失效位置的定位和失效点的精确分析. 通过测试结果分析其失效机理,ESD保护电路中的晶体管,在电阻率下降、电流密度增加导致温度升高的正反馈作用下保护电路中的晶体管发生熔断,从而导致ESD保护电路失效.     

多晶硅栅对LDMOS-SCR器件ESD防护性能的影响

为了研究多晶硅栅对内嵌可控硅(SCR)的横向扩散金属氧化物半导体(LDMOS-SCR)器件静电放电(ESD)防护性能的影响,基于0.35μm Bipolar-CMOS-DMOS(BCD)工艺制备了LDMOS-SCR与SCR器件,并利用传输线脉冲测试比较它们的ESD特性.通过仿真2种器件在不同强度ESD应力下的电流密度分布,比较器件内部触发电流泄放路径的开启顺序;通过仿真2种器件在强电压回滞下的电流线和晶格温度的分布,分析因电场影响电流泄放的方式以及温度的分布而导致ESD鲁棒性的差异.仿真和测试结果表明,与SCR相比,具有多晶硅栅的LDMOS-SCR有多条导通路径且开启速度快,有更均匀的电流和电场分布;触发电压降低了12.5%,失效电流提高了27.0%,ESD鲁棒性强.     

新型VBO接口芯片静电放电防护器件

为了改进VBO接口电路静电放电（ESD）防护器件性能,提出2种新的ESD防护器件：栅二极管与面积效率二极管触发可控硅整流器（SCR）. 采用SMIC 40 nm CMOS工艺与SMIC 28 nm PS CMOS工艺制备传统二极管、栅二极管、面积效率SCR;通过半导体工艺及器件模拟工具（TCAD）进行仿真,分析电流密度;通过传输线脉冲测试（TLP）方法,测试不同结构ESD防护器件的Ⅰ-Ⅴ特性. 栅二极管的ESD鲁棒性为19.7 mA/μm,导通电阻为1.28 Ω,相较于传统二极管降低了38.8%. 面积效率二极管触发SCR触发电压为1.82 V,鲁棒性为48.1 mA/μm,相较于传统二极管提升了174.8%. 测试结果表明,栅二极管与ASCR和传统ESD器件相比,性能有极大的提升,适合用作VBO接口芯片的ESD防护.     

ESD脉冲辐射电磁场瞬态仿真与分析

现今电子电路的结构越来越复杂,大量的无源器件集成在PCB各个模块上,这些元器件极易收到来自外界的EMS干扰信号的干扰,通常情况人们将目光集中于中低频段信号通过传导耦合串扰直接进入设备,而忽略了EMS干扰的高频特性会在近场范围内通过空间磁场施加在模块上. 本文通过模拟静电放电(ESD)脉冲电磁辐射场,分析其在近场对PCB板级电路上的复杂无源模块产生的辐射干扰,并且对无源模块周围受到影响产生的场进行仿真并且得出时域上的信号强度分布.     

维持电压和失效电流线性可调节的高压ESD器件

为了研究可控硅结构的静电释放保护器件结构尺寸与性能的关系,采用0.5 μm的5 V/18 V CDMOS工艺流片两组SCR ESD器件,使用传输线脉冲测试系统测试器件的性能参数。实验结果表明,随着N阱内P+区和P阱内N+区间距从6 μm增加到22 μm,ESD器件的维持电压线性增大,从2.29 V升高到9.64 V,幅度达421%;单位面积的失效电流线性减小,幅度约为63%。分析与仿真结果表明,该线性关系具有普遍适用性,可用于调节器件的健壮性和功率耗散能力,满足智能功率集成电路的高压ESD防护需求。另一组随着P阱内P+区和N+区间距增大,维持电压和失效电流呈现非线性的变化,但触发电压迅速降低,可用于实现高压SCR ESD器件的低触发电压设计。     

基于PD SOI的GCNMOS电源箝位保护电路

随着绝缘体上硅(SOI)技术的快速进展,SOI集成电路的静电放电(ESD)保护已成为一个主要的可靠性问题.研究了基于PD SOI工艺的栅耦合N型金属氧化物半导体管(GCNMOS)电源箝位保护电路,以形成全芯片ESD保护网络.利用HSPICE仿真的方法,可以准确地确定R值和C值,以确定合理的触发电压.根据PD SOI工艺特点设计了基于不同体偏置类型、不同源漏注入类型和不同栅宽的NMOS管的各种GCNMOS电源箝位保护电路,并进行了MPW流片及TLP测试分析,得到源漏深注、体悬浮的H型栅NMOS组成的GCN MOS电源箝位保护电路的抗ESD能力最好,单位宽度(1μm)抗HBM ESD能力可达9.25 V.     

基于结构处理的电子设备ESD防护方法研究

本文研究了电子设备产生的静电放电抗扰度问题,针对电子设备结构处理中的孔缝优化方法进行分析,利用Matlab/Simulink建立孔缝机壳屏蔽模型和带孔缝机壳屏蔽接地模型,通过对模型进行仿真研究,提出了孔缝优化设计方法. 静电放电防护整改实际案例的测试结果表明,论文所给方案极大地提高了电子设备静电放电抗扰度等级,研究结果对电子设备静电放电防护具有一定的工程应用价值.     

电子设备静电放电抗扰度性能优化研究

静电放电(ESD)抗扰度性能已成为衡量电子产品性能的一项重要指标.针对某一型号的称重控制器提出了一种用于提高该被测设备静电放电抗扰度性能的新方法.针对称重控制器的结构,分析其因不良的架构导致静电放电的原因,通过铜带线改良其连接,使其成为一个紧密整体,并分别对于液晶显示部分和内壳结构进行改进.实验结果表明被测物体可顺利通...     

基于0.5 μm BCD工艺的双向SCR结构的ESD保护设计

针对双向可控硅(DDSCR)在特征尺寸不断缩小的集成电路中,难以达到窄小静电放电(ESD)设计窗口的ESD防护需求,设计一种PMOS内嵌型浮栅DDSCR (GFDDSCR) ESD保护器件,并基于0.5 μm Bipolar-CMOS-DMOS工艺进行制备.利用传输线脉冲测试研究不同关键尺寸的GFDDSCR的ESD特性及单位面积ESD防护能力,分析器件ESD特性随关键尺寸变化的规律,得到优化的GFDDSCR的结构参数.结果表明,与DDSCR的改进型结构(IBDSCR)相比,优化的GFDDSCR触发电压下降了27%,电压回滞幅度减小了53%,维持电压和失效电流基本不变,能够满足微纳米级集成电路窄小ESD设计窗口的需求.     

Experimental study on high-voltage solar array sustained arc discharge induced by high charging

It has been reported that sustained arc discharge induced by electrostatic discharge (ESD) could cause permanent damage to high-power and high-voltage solar array of spacecrafts. The paper focuses on ESD simulating experiments on Si and GaAs samples, and induces sustained arc discharge. The physical mechanism of sustained arc discharge is discussed by comparing the charging/discharging phenomena between Si and GaAs samples. The experiments show that sustained arc discharge can produce a permanent short-circuit channel between solar cell strings through which the solar array’s photovoltaic power may flow out sustainedly. The analyses show that sustained arc discharge strongly depends on solar array structure, solar array operating voltage, ESD characteristics and cell materials.     

90nm CMOS工艺下电压触发的ESD检测电路

提出两种90nm 1VCMOS工艺下电压触发的静电放电检测电路.电压触发的静电检测电路避免了纳米级工艺中的MOS电容栅极漏电问题.该检测电路包含一个反馈回路,提高了检测电路的触发效率,同时增加了反馈关断机制,在芯片工作时检测电路由于某些特殊因素误触发后,仍然可以自行关断,而不会进入闩锁状态.在3V静电放电仿真时,该电路能产生28mA触发电流,以开启箝位器件来泄放静电电荷.在25℃正常电压下工作时,漏电流仅为42(45)nA.仿真结果表明,该检测电路可成功用于纳米级CMOS工艺的集成电路静电保护.     

电子系统对ESD辐射耦合的实验研究

为了获得电子系统对静电放电辐射耦合的规律,为电子设备的静电防护设计提供理论和实验依据,在IEC61000-4-2静电放电抗扰度测试平台上,对电子系统进行了接触式静电放电,测量在不同放电电压、不同耦合电路参数时,电子系统的耦合电压峰值和耦合电流峰值,分析了耦合电压峰值、耦合电流峰值及两者的乘积与放电电压、电路参数的关系.实验发现,在一定的放电电压范围内,耦合电压峰值和耦合电流峰值都与放电电压存在很好的线性关系,且耦合电压峰值随耦合电路参数有规律地变化;耦合电压峰值与耦合电流峰值的乘积与放电电压之间存在二次函数关系.     

90nm CMOS工艺下3×VDD容限静电检测电路

提出一种90nm 1.2VCMOS工艺下只用低压器件的新型3×VDD容限的静电检测电路.该电路利用纳米工艺MOSFET的栅极泄漏特性和反馈技术来控制触发晶体管并进而开启箝位器件(可控硅整流器),同时采用多级叠加结构以承受高电压应力.在静电放电时,该电路能产生38mA的触发电流.在3×VDD电压下工作时,每个器件都处于安全电压范围,在25℃时漏电流仅为52nA.仿真结果表明,该检测电路可成功用于3×VDD容限的接口缓冲器.     

ESD应力下改进型SCR器件设计与漏电特性优化

为探讨片上集成电路静电放电防护的易闩锁与漏电软失效问题,设计了一种内嵌MOS结构的N跨桥可控硅器件．传输线脉冲测试结果表明：与传统N跨桥改进型可控硅相比,该器件的电压回滞幅度减小了约28.6%．然而,当作用于该器件的瞬态电流从2.0A增大到3.2A时,漏电流从2.8×10^-7A逐渐退化至1.7×10^-5A,器件较易发生软失效．借助TCAD技术,仿真结果表明：在10^-4A的静电脉冲应力作用下,该器件内部晶格温度高达1160.5K．通过优化内嵌MOS结构的N跨桥可控硅器件的版图及其金属布线,削弱器件内部的功率密度聚集效应,可使器件在相同电应力下漏电流稳定在10^-9A量级．因此,该版图优化方法可有效地抑制器件的局部过热,提高片上集成电路的静电放电防护方案的热稳定性．     

CMOS工艺中栅耦合ESD保护电路

为了克服大尺寸静电放电损伤防护元件存在的不均匀导通情况,提出了一种改进的静电放电损伤保护电路方案．该方案利用栅漏交叠区的结扩散电容作为耦合元件,电容耦合作用使大尺寸元件在静电放电损伤事件发生时能够均匀导通,从而有效提高静电放电损伤保护电路的抗静电能力．