对象存储控制器的硬件设计与仿真

对象存储控制器是对象存储系统的核心之一。结合对象存储的特性,本文设计了基于交换式架构的对象存储控制器,重点探讨了其时钟电路以保证控制器正常工作。硬件实现时综合考虑了高速电路的传输线效应和信号完整性问题,并探讨了通过仿真保证电路正确性的方法。     

基于ISA总线的同步通信控制器

在研究某型航空通信电台的控制协议、分析电台接口关系的基础上．介绍该电台控制特点、编码协议，并根据其控制关系．研制了以仿真总线为核。的控制器，该控制器采用基于ISA总线的硬件电路．产生符合电台控制特性的控制信号。给出控制器硬件电路和原理、软件结构和主要程序流程。     

存储为本田加油

为了实现继续增长的目标．本田汽车厂在新世纪的起始就制定了IT系统升级计划，而升级计划的第一步是改造本田汽车厂的存储系统．令存储系统能够跟上日益完善的软、硬件设备的发展。     

基于ARM的振动信号采集及文件存储系统

为了更精确地对振动微弱信号进行采集,设计了一种基于ARM的嵌入式振动信号采集及SD卡存储系统。本文首先介绍了硬件电路的综合设计,完成了信号调理电路、SD卡硬件连接电路、USB连接电路和音频功放电路的设计,随后完成了软件和算法的设计,其中包括基于FatFs的文件系统、AD5245的自适应调节算法等。由对比试验和频谱分析可知,本系统可更精确地完成大批量的数据采集工作,具有较强的实用性。     

一种感应卡读写器的设计

文章介绍．一种基于单片机的感应卡读写器的软、硬件设计，系统地介绍了硬件电路的原理，给出了读写器电路原理图以及软件程序框图，该读写器在进行读写操作时只需将卡片放在其附近即可进行数据交换，无需任何接触，实现了读写器与感应卡之间的无线数据通讯。     

基于演化算法的电路自动设计方法

在电路设计中引入演化计算，在可编程逻辑器件上通过对基本电路元器件进行演化而自动生成人工不可能设计出的电路结构，称为演化硬件设计。文中介绍了演化硬件实现的物质基础、演化计算在硬件自动设计方法的实现过程以及该方法要解决的问题，并对演化数字电路、模拟电路的设计进行了分析，说明演化算法在电路自动设计中是切实有效的。     

基于全志T3处理器与SATA接口固态硬盘的大容量存储系统设计

分析了当前电力系统继电保护的特点，提出了一种基于全志T3处理器与SATA接口固态硬盘的大容量存储系统的设计方案。本文重点阐述了大容量存储系统的功能架构及硬件设计方案，并介绍了命令报文和文件传输的软件设计流程。该方案采用网络UDP报文和FTP数据流通信方式，方便融入现有的继电保护装置，满足了继电保护装置对大容量存储系统的需求。     

串行通信转网络通信数据模块存储系统的硬件设计

在自动化控制及其他民用设备、工业控制如电力设备系统等领域,众多设备的对外通讯接口仍然是低速串口;但低速串口有其固有的缺点:无法集中、全面、准确而实时地监控数据;文章介绍的基于微处理器SEP3203串行通信转网络通信的硬件设计方法,它可以变传统的串口通讯为网络通讯,实现串口设备的快速联网;串行通信转网络通信数据模块中的存储器系统设计的好坏是关系到整个系统的设计成败,因此文章首先介绍了串行通信转网络通信模块的硬件设计,然后分析了存储系统的两种常用的存储器NORFLASH和SDRAM的特点,给出了以国内自主设计的SEP3203嵌入式芯片开发的存储系统电路和运用数据闪存AT45DB161B芯片进行外扩存储容量的电路原理图,最后经过测试,该系统达到了设计的要求,实现了通信数据转换的目的。     

基于木马特征风险敏感的硬件木马检测方法

针对现有硬件木马检测方法中存在的木马检出率偏低问题，提出一种基于木马特征风险敏感的门级硬件木马检测方法。通过分析木马电路的结构特征和信号特征，构建11维硬件木马特征向量；提出了基于BorderlineSMOTE的硬件木马特征扩展算法，有效扩充了训练数据集中的木马样本信息；基于PSO智能寻优算法优化SVM模型参数，建立了木马特征风险敏感分类模型。该方法基于Trust-Hub木马库中的17个基准电路展开实验验证，其中16个基准电路的平均真阳率（TPR）达到100%，平均真阴率（TNR）高达99.04%，与现有的其他检测方法相比，大幅提升了硬件木马检出率。     

S3C2410外围存储系统的研究与设计

针对Linux移植53C2410微处理器系统开发的需要,设计了S3C2410外围存储系统.本文研究了S3C2410的寻址原理.并结合该芯片SDRAM时序图详细分析了其对SDRAM寻址的全过程.介绍了与存储系统设计相关的控制寄存器和引脚,给出了与Flash和SDRAM的硬件电路连接图.最后在启动代码U-Boot下实现了存储系统的初始化.嵌入式开发人员可以根据开发需要借鉴本文的设计思路扩展其它ARM核芯片的存储系统.     

基于CPCI总线的嵌入式计算机通用接口设计

针对基于CPCI总线的嵌入式计算机设计中遇到的底层驱动软件与具体硬件芯片相互关联的问题,开展了嵌入式计算机通用接口设计的研究.采用软件、硬件与现场可编程技术相互结合的设计方法,通过通用硬件接1:1电路设计、共享存储区设计、通用函数设计,实现了基于CPCI总线的嵌入式计算机通用接口,并成功应用于具体的工程实践.     

一种新的图象存储系统实现方法

本文介绍一种新的、仅含ｐｑ个存储模块的、基于ｐ×ｑ矩阵访问方式的图象存储系统的实现方法，通过采用一个新的存储模块分配函数和一个ｐｑ×ｐｑ开关阵列，只需一步即可完成数据在数据寄存器和存储模块之间的分布，并且使得数据分布电路非常简单。本文同时给出了一种非常简单的地址分布电路     

相变存储器离散地址数据写入读出控制系统设计

采用传统系统受到干扰信号影响,控制能力变差,提出设计一种基于可编程逻辑阵列方式的相变存储器离散地址数据写入读出系统,可改善控制能力。选用Xilinx公司的Spartan-6芯片作为配置基础,设计抗干扰可编程逻辑阵列主—被动配置方案,促使硬件具有抵抗信号干扰的能力,以该方案对电路进行连接;将硬件主—被动配置软件功能进行设计,以时序图来展示控制结果,可抵抗外界信号造成的干扰。通过实验结果得出,该系统最低控制能力也可达到80%,即使在强信号干扰下,也能对离散地址数据写入与读出进行有效控制。     

多维数组地址生成算法研究

高级综合系统对行为级描述中的数组元素通常用相应的存储器结构实现，行为级描述中通过数组下标对数组元素进行操作，而存储器的操作要通过存储单元地址为实现，因此需要将数组元素的下标转换成对应的存储单元的地址，该文提出一种基于普通逻辑运算的多维数组地址生成算法，该算法克服了传统的地址生成算法使用加法器和乘法器等算术运算导致的电路结构复杂、速度低等缺点，可有效地应用于支持存储器高级综合的系统中。     

基于压缩Trie树的以太网地址查找结构

介绍了一种基于hash表和压缩trie树的查找与更新方法,每个hash桶中的4个地址节点按照trie树的方式组织,并压缩成一个25位字。基于FPGA实现时查找速度为133MSPS,IXP1200的一个微引擎每秒可完成1M次转发表更新。与采用片上嵌入式存储器的以太网交换芯片相比,查找过程可以减少一半的存储器访问带宽,转发表可放置到大容量片外存储器中,从而减少交换芯片面积和成本,显著降低hash表的冲突率。     

数组地址生成算法的改进

数组元素下标到对应的存储单元地址的生成是存储器高级综合系统中研究的关键技术。基于普通逻辑运算的多维数组地址生成算法虽然具有一定的实用性,但该算法的地址转换并非最简,尤其对2^n 1附近的数组下标基值所得电路通常比较复杂。该文在韩曙等人的基础上,对地址转换逻辑进行了深入研究,提出了顺序低端组匹配算法,使得地址生成电路更加简化,从而算法更具有通用性,可更有效地应用于存储器高级综合。     

基于PCI总线的ARINC429总线接口板硬件设计与实现

介绍了一种基于PCI总线的ARI NC429总线多通道智能接口板硬件设计与实现,设计中,采用了PLX公司的PCI9052作为PCI总线接口芯片,采用TI公司的TMS320F2812作为接口板的嵌入式CPU,采用Device Engineering公司的DEI1016和BD429芯片配套使用作为ARI NC429总线接口,采用Altera公司的FPGA芯片EP1C12来实现接口板的地址译码和逻辑控制等功能;该电路设计方案简化了接口板PCI接口电路的设计,有效地提高了接口板的执行速度,同时具有集成度高、体积小、通信通道数可改变等优点。本接口板已在多个工程项目中得到应用,实验证明其工作稳定,性能良好。     

An efficient buffer memory system for subarray access

Many current graphical display systems utilize a buffer memory system to contain a two-dimensional image array to be modified and displayed. In order to speed up the update of the buffer memory system, it is required that the buffer memory system accesses many image points within an image subarray in parallel. This paper proposes an efficient buffer memory system for a fast and high-resolution graphical display system. The memory system provides parallel accesses to pq image points within a block(p×q), a horizontal (1×pq), a vertical (pq×1), a forward-diagonal, or a backward-diagonal subarray in a two-dimensional image array, M×N, where the design parameters p and q are all powers of two. In the address calculation and routing circuit of the proposed buffer memory system, the address differences of the five subarrays are prearranged according to the index numbers of memory modules and stored in two static random access memories (SRAMs), so that the address differences are simply added to the base address to obtain the addresses according to the index numbers of memory modules. In addition, for the fast address calculation, one single multiplication operation in the base address calculation is replaced by a SRAM access, so that the multiplication operation can be performed during the SRAM access for the address differences for the case when N is not a power of two. The address calculation and routing circuit proposed in this paper is improved in the hardware cost, the complexity of control, and the speed over the previous circuits     

基于PCI总线的心电信号数据采集系统的设计

介绍了基于PCI总线的心电信号数据采集系统的设计,由硬件和软件两部分组成。硬件包括心电信号的放大滤波以及基于PCI总线的采集电路,软件包括E2PROM的配置、FPGA时序设计以及PCI总线驱动程序的设计。     

An efficient IP address lookup algorithm based on a small balanced tree using entry reduction

Due to a tremendous increase in internet traffic, backbone routers must have the capability to forward massive incoming packets at several gigabits per second. IP address lookup is one of the most challenging tasks for high-speed packet forwarding. Some high-end routers have been implemented with hardware parallelism using ternary content addressable memory (TCAM). However, TCAM is much more expensive in terms of circuit complexity as well as power consumption. Therefore, efficient algorithmic solutions are essentially required to be implemented using network processors as low cost solutions.Among the state-of-the-art algorithms for IP address lookup, a binary search based on a balanced tree is effective in providing a low-cost solution. In order to construct a balanced search tree, the prefixes with the nesting relationship should be converted into completely disjointed prefixes. A leaf-pushing technique is very useful to eliminate the nesting relationship among prefixes [V. Srinivasan, G. Varghese, Fast address lookups using controlled prefix expansion, ACM Transactions on Computer Systems 17 (1) (1999) 1-40]. However, it creates duplicate prefixes, thus expanding the search tree.This paper proposes an efficient IP address lookup algorithm based on a small balanced tree using entry reduction. The leaf-pushing technique is used for creating the completely disjointed entries. In the leaf-pushed prefixes, there are numerous pairs of adjacent prefixes with similarities in prefix strings and output ports. The number of entries can be significantly reduced by the use of a new entry reduction method which merges pairs with these similar prefixes. After sorting the reduced disjointed entries, a small balanced tree is constructed with a very small node size. Based on this small balanced tree, a native binary search can be effectively used in address lookup issue. In addition, we propose a new multi-way search algorithm to improve a binary search for IPv4 address lookup. As a result, the proposed algorithms offer excellent lookup performance along with reduced memory requirements. Besides, these provide good scalability for large amounts of routing data and for the address migration toward IPv6. Using both various IPv4 and IPv6 routing data, the performance evaluation results demonstrate that the proposed algorithms have better performance in terms of lookup speed, memory requirement and scalability for the growth of entries and IPv6, as compared with other algorithms based on a binary search.