基于斜坡电荷泵控制的高速低抖动锁相环

本文提出了一种新型高速低抖动锁相环架构。通过实时监测鉴频鉴相器的输出产生线性斜坡电荷泵电流,实现了自适应带宽控制。主要通过在传统锁相环的基础上,巧妙地设计了一个快速启动电路和一个斜坡电荷泵电路。首先,使能快速启动电路实现对环路滤波器的快速预充电;然后当鉴频鉴相器输出的充电电流脉宽超过设定的最小值时,斜坡电流控制电路将线性增加电荷泵电流,从而实现了快速响应和低相位噪声。同时,通过零温度系数电荷泵电流的设计,保证了高速低抖动指标的温度稳定性。所设计的新型锁相环架构已在一款基于0.35 μm的DSP处理芯片中得到验证。测试结果显示所设计斜坡电荷泵锁相环在宽温度范围内使得锁定时间提高了60%,且峰峰值抖动仅有0.3%的良好特性。     

一种快速捕获、带宽可调的锁相环电路

设计实现了一个快速捕获,带宽可调的电荷泵型锁相环电路。采用了一种利用状态机拓展鉴频鉴相器检测范围的方法,加快了环路的锁定;通过SPI总线实现电荷泵电流配置和调整VCO延时单元的延迟时间,优化了电路性能。芯片采用中芯国际0.18μmCMOS工艺,测试结果表明,锁相环锁定在100MHz时的抖动均方值为24ps,偏离中心频率1MHz处的相位噪声为-98.62dBc/Hz。     

一种用于CMOS图像传感器的锁相环设计

设计了一种用于CMOS图像传感器时钟产生的电荷泵锁相环(CPPLL)电路.基于0.18μm CMOS工艺,系统采用常规鉴频鉴相器、电流型电荷泵、二阶无源阻抗型低通滤波器、差分环形压控振荡器以及真单相时钟结构分频器与CMOS图像传感器片内集成.系统电路结构简洁实用、功耗低,满足CMOS图像传感器对锁相环低功耗、低噪声、输出频率高及稳定的要求.在输入参考频率为5 MHz时,压控振荡器(VOC)输出频率范围为40～217 MHz,系统锁定频率为160MHz,锁定时间为16.6μs,功耗为2.5 mW,环路带宽为567 kHz,相位裕度为57°,相位噪声为一105 dBc/Hz@1 MHz.     

一种电荷泵锁相环频率合成器的设计

基于SMIC的0.25μm工艺设计了一种输出频率范围为0.32～1.6GHz的电荷泵锁相环频率合成器电路.该电路采用了一种快速鉴频鉴相器和含有双交叉耦合结构的环形振荡器,同时根据电荷泵泵电流匹配的原则改进了电荷泵电路.HSIM仿真显示,锁相环频率合成器的锁定时间为1.3μz,功耗为28mW,锁定范围为5～20MHz,最大周对周抖动仅为50ps(0.8GHz).     

一种低抖动电荷泵锁相环的设计

采用动态鉴频鉴相器、基于常数跨导轨到轨运算放大器的电荷泵、差分型环形压控振荡器,设计了一种低抖动的电荷泵锁相环。基于SMIC 0.18-μm CMOS工艺,利用Cadence软件完成了电路的设计与仿真。结果表明,动态的鉴频鉴相器,有效消除了死区。新型的电荷泵结构,在输出电压为0.5 V~1.5 V时将电流失配减小到了2%以下。压控振荡器在频率为1 MHz时输出的相位噪声为-94.87 dB在1 MHz,调谐范围为0.8 GHz~1.8 GHz。锁相环锁定后输出电压波动为2.45 mV,输出时钟的峰峰值抖动为12.5 ps。     

低杂散锁相环中鉴频鉴相器与电荷泵的设计

采用TSMC 0.18 μm 混合CMOS工艺,设计了一种应用在1.571 GHz GNSS接收机中低杂散锁相环的鉴频鉴相器与电荷泵电路。鉴频鉴相器采用两相非重叠时钟结构和延时可控电路,实现了鉴频鉴相器的延时失配最小化和导通时间可调,在降低杂散的同时消除死区。电荷泵采用4路控制信号和1路可控充电和放电电路,有效地优化了电流失配和电荷泵电流的大小,进一步降低锁相环的杂散。测试结果表明,在电源电压为1.8 V,电荷泵电流为100 μA 时,延时失配和充放电电流失配近似为0,杂散为－71.77 dBc@16.375 MHz。     

一种-62.3 dBc参考杂散6 GHz低功耗锁相环

采用高匹配电荷泵电路和高精度自动频率校准(AFC)电路,设计了一种低功耗低参考杂散电荷泵锁相环。锁相环包括D触发鉴频鉴相器、5 bit数字可编程调频LC压控振荡器(VCO)、16～400可编程分频器和AFC模块。采用高匹配电荷泵,通过增大电流镜输出阻抗的方法,减少电荷泵充放电失配。同时,AFC电路采用频段预选快速搜索方法,实现了低压控增益LC VCO精确频带锁定,扩展了振荡频率范围,且保持了较低的锁相环输出参考杂散。锁相环基于40 nm CMOS工艺设计,电源电压为1.1 V。仿真结果表明,电压匹配范围为0.19～0.88 V,振荡频率范围为5.9～6.4 GHz,功率小于6.5 mW@6 GHz,最大电流失配小于0.2%@75μA;当输出信号频率为6 GHz时,输出相位噪声为-113.3 dBc/Hz@1 MHz,参考杂散为-62.3 dBc。     

一种低功耗快速锁定简易锁相式频率合成器

采用0.5 μm CMOS工艺,设计了一种简易锁相式频率合成器。采用“类锁相环”结构,在传统锁相环频率合成器的基础上,去除了电荷泵和低通滤波器。利用鉴频鉴相器的输出结果作为开关信号,控制压控振荡器的工作状态,使压控振荡器的输出信号在第N个周期返回鉴频鉴相器后立即被关断,直到下一个参考时钟周期来临。分析了电路的结构和工作原理,并对每个模块进行了理论分析。该频率合成器能够快速地产生固定的时钟频率,具有结构简单、功耗低、锁定时间短等优点。仿真结果表明,输入参考时钟为4 MHz时,该频率合成器的输出频率为15.96 MHz,功耗为2.96 mW,锁定时间小于1 μs。     

2.4GHz频率综合器中低杂散锁相环的设计

在带电荷泵的锁相环频率综合器中,设计低杂散锁相环的关键是减少鉴频鉴相器和电荷泵的非理想特性以及提高压控振荡器的性能.采用TSMC 0.18 μm CMOS工艺,设计了一种改进型锁相环电路.仿真结果显示,在1.8V基准电压供电时,电荷泵电流在0.3～1.6V电压范围内匹配度小于1μA,电流失配率小于0.2％,压控振荡器在中心频率2.4 GHz频偏1 MHz时的相位噪声为-124.3 dBc/Hz@1 MHz,环路参考杂散降为-60 dBm.     

低抖动的480 MHz CMOS电荷泵式锁相环

本文设计了一款用于USB2.0时钟发生作用的低抖动、低功耗电荷泵式锁相环电路。其电路结构包含鉴频/鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。电路设计是基于CSM0.18μmCMOS工艺,经HSPICE仿真表明,锁相环输出480MHz时钟的峰峰值抖动仅为5.01ps,功耗仅为8.3mW。     

改进型鉴频鉴相器及电荷泵电路的设计*

本文设计了基于电荷泵架构锁相环电路的两个关键模块—鉴频鉴相器和改进型电流引导电荷泵。基于对扩展鉴相范围和消除死区方法的研究,鉴频鉴相器的性能得以优化。同时,为了保证电荷泵在一个宽输出电压范围内获得良好的电流匹配和较小的电流变化,许多额外的子电路被应用在电路设计中来改进电荷泵的架构。电路采用了标准90 nm CMOS 工艺设计实现并进行测试。鉴频鉴相器鉴相范围的测试结果为-354～354度,改进型电荷泵在0.2～1.1 V的输出电压范围内的电流失配比小于1.1%,泵电流变化小于4%。电路在1.2 V供电电压下的动态功耗为1.3mW。     

一种DSP用数模混合型锁相环设计

提出了一种用于DSP的高性能低噪声高速电荷泵锁相环电路。其鉴频鉴相器模块具有高速、无死区等特点;电荷泵模块在提高开关速度的基础上改进了拓扑结构,使充放电电流的路径深度相同,更好地实现了匹配。为了达到宽调谐范围的目的,电荷泵模块采用1.8V电源电压,而压控振荡器模块采用3.3V,这样可充分利用电荷泵的输出电压范围实现宽调谐。电路设计基于0.18μm1P6MCMOS工艺,结果表明,锁相环电路功耗为34mW,中心频率100MHz,频率输出范围50MHz～400MHz,各项性能满足设计指标要求,并使芯片噪声、速度和功耗最优。各模块电路可应用于其他相应的功能电路,对相关领域的设计具有一定的参考意义。     

用于高能物理实验电子读出芯片的低噪声锁相环芯片设计

基于TSMC 180 nm工艺设计并流片测试了一款用于高能物理实验的电子读出系统的低噪声、低功耗锁相环芯片。该芯片主要由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器等子模块组成,在锁相环电荷泵模块中,使用共源共栅电流镜结构精准镜像电流以减小电流失配和用运放钳位电压进一步减小相位噪声。测试结果表明,该锁相环芯片在1.8 V电源电压、输入50 MHz参考时钟条件下,可稳定输出200 MHz的差分时钟信号,时钟均方根抖动为2.26 ps(0.45 mUI),相位噪声在1 MHz频偏处为-105.83 dBc/Hz。芯片整体功耗实测为23.4 mW,锁相环核心功耗为2.02 mW。     

一种低功耗低电流失配可编程电荷泵

基于0.13 μm CMOS工艺,实现了一种适用于超宽带EOC-Tuner频率合成器的低功耗可编程电荷泵。通过延迟调节单元基本消除了电荷泵控制信号的延迟失配,采用辅助管降低电荷共享的影响,采用误差放大器实现电流精确匹配。后仿结果表明,电荷泵的标准电流为10~160 μA,电流变化步长为10 μA;当输出电流为160 μA时,电流失配低于0.6%,基本消除了电流失配;在0.3~1.2 V输出电压范围内,电流波动为6.4%,避免了沟道长度调制效应的不良影响;延迟失配和电荷共享导致的电流过冲低于20%;当锁相环环路锁定且电源电压为1.5 V时,电荷泵和鉴频鉴相器仅消耗电流197 μA。流片测试结果表明,锁相环输出信号频率为675 MHz时,电荷泵产生的参考杂散约为－64.81 dBc。     

一种可变带宽的电荷泵锁相环设计

介绍了电荷泵鉴相器原理,提出了在电荷泵鉴相器基础上既能加快锁定时间又能在锁定时减小抖动的自适应带宽锁相环。自适应带宽是根据锁相环路的状态自动增大或减小电荷泵电流。根据此思路对传统电荷泵电路稍加改进,并用ADS2006软件进行仿真,结果表明符合预期的效果。     

2.488 Gbit/s时钟数据恢复电路的设计

利用Cadence集成电路设计软件,基于SMIC 0.18 μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路.该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换.整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成.后仿真结果表明,系统电源电压为1.8V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566 μm×448μm.     

宽范围快锁定CMOS电荷泵锁相环的设计

通过研究分析电荷泵锁相环的电路结构,给出了一种应用于超高速ADC的电荷泵锁相环的设计方法。该方法采用动态PFD（鉴频鉴相器）结构和CSA（Current Steer Amplifier）构架的压控振荡器（VCO）结构。在基于3．3V、0．35μm标准工艺在Cadence环境下的仿真结果表明,其VCO的输出频率范围为35MHz～1．3GHz,电荷泵锁相环的功耗为32．68mw,锁定时间仅为2．2μs。     

一种低杂散的小数分频锁相环

基于0.18 μm CMOS工艺,设计了一种锁定频率范围在1.8~2.4 GHz的电荷泵锁相环。采用高性能的鉴频鉴相器、电荷泵以及三阶Σ-Δ调制器,减小了输出时钟的参考杂散。在Σ-Δ调制器中引入线性反馈移位寄存器(LFSR),生成伪随机序列,进一步降低了小数杂散。仿真结果表明,在0.3~1.5 V输出电压范围内,锁相环的电流失配比仅为0.1%,小数杂散为-50 dBc @1 MHz。     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

一种快速锁定PLL的电荷泵设计

设计了一种减小PLL锁定时间的新型电荷泵.该电荷泵电路由频率到无死区鉴频鉴相器电路(PFD)、电压转换电路(FVC)、电压到电流转换电路(VCC)以及一些逻辑控制电路和高精度低失配电荷泵组成.基于Chartered 0.25 μm CMOS工艺库的Spectre仿真结果,锁相环的锁定时间降低到原来的50%.