VPR在FPGA结构设计中的应用

现场可编程门阵列(FPGA)是一种应用非常广泛,同时结构性很强的电子器件.它是由一些相同的基本电路单元依据一定的规则排列而成,其性能在很大程度上取决于一些关键性结构参数的设置.通过在一典型FPGA芯片中对不同的逻辑电路进行布局布线,得到相应的面积和延时等信息,由此研究、分析FPGA的结构参数与芯片性能之间的关系,并在实验基础上得出了部分结构参数的优化取值范围.     

BLE级FPGA布局实现及验证

布局是EDA流程中至关重要的环节,布局质量的好坏直接影响了其后的布线过程,乃至布线完成后整个电路的性能。传统的FPGA布局中以CLB为最小单元,一旦打包完成,CLB中的配置不再改变。实现了BLE级的FPGA布局,并把布局结果转换为XDL格式文件,使用Xilinx工具验证其正确性。     

反熔丝FPGA布局布线算法研究

介绍了反熔丝FPGA及其布局布线算法的研究现状,讨论了目前最为流行的FPGA布局布线的基本原理与实现方式.针对反熔丝FPGA的结构对布局布线算法进行了改进,并在CAD实验平台上实现了改进算法.为了验证改进算法的性能,提出一种常见结构的反熔丝FPGA,并针对几个典型电路进行布局布线.实验结果表明,改进算法可以提高反熔丝FPGA布局布线的效率以及电路速度.     

基于FPGA的WALLACE TREE乘法器设计

为了使基于FPGA设计的信号处理系统具有更高运行速度和具有更优化的电路版图布局布线,提出了一种适用于FPGA结构的改进型WALLACE TREE架构乘法器。首先讨论了基于标准单元3∶2压缩器的改进型6∶4压缩器,根据FPGA中slice的结构特点通过在FPGA Editer软件工具编辑,对该压缩器进行逻辑优化,将其应用于FPGA的基本单元slice结构中。并对乘法器的其他部分结构优化整合,实现一个资源和性能达到合理平衡,且易于在FPGA中实现的乘法器。实际运行结果表明,该乘法器的关键路径延时小于8.4 ns,使乘法器时钟频率和系统性能都得到很大提高。     

拆分粒度对FPGA可拆分逻辑结构性能的影响

可编程逻辑块是现场可编程门阵列(FPGA)的核心组成部分(主要由查找表(LUT)和寄存器构成),它的内部结构设计一直是研究的重要方向。可拆分逻辑结构给电路实现带来了灵活性。本文以6-LUT作为研究对象,从拆分粒度的角度出发,研究不同的可拆分因子(N=1,2,3,4)对电路性能带来的影响。仿真实验基于开源的FPGA CAD工具(ABC和VPR)和VPR测试电路集,实验结果表明：a) 不同可拆分因子对电路关键路径延时影响不大;b) 可拆分因子为2时,电路使用资源的面积和面积-延时积均最小,呈现更好的性能。     

具有高资源利用率特征的改进型查找表电路结构与优化方法

该文着重研究了FPGA芯片中核心模块基本可编程逻辑单元(BLE)的电路结构与优化设计方法,针对传统4输入查找表(LUT)进行逻辑操作和算术运算时资源利用率低的问题,提出一种融合多路选择器的改进型LUT结构,该结构具有更高面积利用率;同时提出一种对映射后网表进行统计的评估优化方法,可以对综合映射后网表进行重新组合,通过预装箱产生优化后网表;最后,对所提结构进行了实验评估和验证。结果表明:与Intel公司Stratix系列FPGA相比,采用该文所提优化结构,在MCNC电路集和VTR电路集下,资源利用率平均分别提高了10.428% 和 10.433%,有效提升了FPGA的逻辑效能。     

一种改进型可配置逻辑块的结构设计

可配置逻辑块（CLB）是FPGA中最重要的模块,其主要由查找表、选择器、触发器等子模块组成,可以通过配置来实现组合逻辑和时序逻辑,其性能直接影响到整个FPGA的表现。为了提高CLB的利用率和性能,提出了一种改进型的CLB结构。基于VPR平台对修改后的CLB结构进行架构建模,选用不同类型的基准电路测试了CLB结构对延时和面积等性能的影响。实验结果表明,改进后的结构在关键路径延时平均增大8.86%的前提下,所用CLB数量节省了24.88%,总面积减小了12.95%。且该结构能够在VPR中被正确描述与解析,测试结果对FPGA的结构设计与分析具有参考价值。     

FPGA的布线开关和互连线段的优化设计

文章以TSMC'0.35μm,三层金属CMOS工艺为基础,对FPGA互连资源中布线开关和互连线段进行了具体分析。研究表明,布线开关中同时混合使用传输门和三态缓冲器以及采用不同逻辑长度的互连线段组合时将会产生较好的面积-延时值。     

基于与非锥的新型FPGA逻辑簇互连结构研究

该文针对新型FPGA可编程逻辑单元与非锥(And-Inverter Cone, AIC)的结构特性,提出一系列方案以得到优化的逻辑簇互连结构,包括:移除输出级交叉矩阵,单级反相交叉矩阵,低负载电路优化,将反馈和输出选择功能分开,限制AIC输出级数的基础上移除中间级交叉矩阵,与LUT架构进行混合等。通过大量的实验,得出针对面积延时积最优的AIC簇互连结构,与Altera公司的FPGA芯片Stratix-IV结构相比,该结构逻辑功能簇本身面积减小9.06%, MCNC应用电路集在基于优化的AIC FPGA架构上实现的平均面积延时积减小40.82%, VTR应用电路集平均面积延时积减小17.38%;与原有的AIC结构相比,簇面积减小23.16%, MCNC应用电路集平均面积延时减小27.15%, VTR应用电路集平均面积延时积减小15.26%。     

硬件辅助验证产品解读之FPGA开发板vs原型验证系统

<正>在阅读本文之前,读者可以对FPGA芯片的基本含义及原理做基本的了解。FPGA的全称为Field Programmable Gate Array（现场可编程门阵列）,属于专用集成电路中的一种半定制电路,是可编程的逻辑阵列。FPGA的基本结构包括可编程输入输出单元、基本可编程逻辑单元、数字时钟管理模块、嵌入式块RAM、丰富的布线资源、内嵌专用硬核,以及底层内嵌功能单元。     

面向算术单元的FPGA工艺映射算法

本文提出了一种针对算术单元的FPGA工艺映射算法ArithM.实验结果表明,与公认ABC中的黑盒子映射算法相比,本文算法能平均减少逻辑单元面积7%,减少电路关键路径延时5%.ArithM采用了单元共享、平衡算术链以及吸收邻近节点三种方法来优化算术资源.     

适用于数据通路的可编程逻辑器件FDP100K

设计研制了一款适用于数据通路的10万门容量的FPGA器件FDP100K(FDP:FPGA for Data-Path),其主要特点为:可编程逻辑单元结构不同于国际上已有的可编程逻辑单元结构,是一种新颖的基于查询表LUT和多路选择器MUX的混合结构;连线资源结构采用新颖的层次式布线结构,提供高度灵活的布线能力.芯片采用SMIC 0.35 μm CMOS工艺,包含1024个可编程逻辑单元和128个可编程IO单元.芯片配合自主开发的软件系统FDE(FPGA Development Environment)进行测试,结果表明:FDP100K芯片的可编程逻辑单元功能正常;芯片的各种连线资源功能正常;可以准确地实现数据通路型电路和其他类型的电路的功能.     

面向密码算法的异步可重构结构设计

针对FPGA和ASIC在实现密码算法时的不足之处，本文介绍了一种面向密码算法的异步可重构结构。该结构的运算功能由一个可重构单元阵列提供，数据通路由可重构单元之间的相互连接实现，异步通信采用握手信号完成。在分析握手信号传输延时对可重构结构的影响后，文章提出了一种适合该结构的单元信号传输握手控制电路。同时在单元结构中，使用改进的DSDCVS逻辑来设计其运算电路，减小了单元的面积，提高了单元的工作速度。应用实例表明，在实现密码算法时，面向密码算法的异步可重构结构表现出了比FPGA更好的性能。     

不同PDP放大单元放电性能的研究

基于放大单元实验研究了不同等离子体显示板(PDP)结构的放电特性.设计并制作了不同结构的放大单元实验屏,在相同条件下比较了不同放电单元的放电延时、红外强度和放电效率.结果表明,荫罩式PDP结构在放电性能上与传统的PDP结构相比有一定的优越性.这些结果对于优化荫罩式PDP结构、改善其性能有一定的指导作用.     

基于初始解优化的FPGA布线方法

针对自主研发的现场可编程门阵列（FPGA）芯片,提出了一种基于初始解优化的FPGA布线方法。根据逻辑片布线结构,通过简单模式匹配对网表的逻辑单元引脚进行重构来生成低布线拥挤度的初始解,并在布线过程中按节点与漏端相结合的布线策略实现解的快速收敛。实验数据表明,所提方法在全局布线阶段可使拥塞数量下降16.6%,在详细布线阶段可使累计拥塞数量下降9.8%,而且运行时间缩短了7.8%,关键路径裕量提升了17.2%。     

满足应用和发展的需求,XILINX推出多项FPGA最新产品

现场可编程门阵列(FPGA)由掩模可编程门阵列(MPGA)和可编程逻辑器件(PLD)两者演变而来并将它们的特性结合在一起,因此FPGA既有门阵列的高逻辑密度和通用性,又有可编程逻辑器件的用户可编程特性.它通常由布线资源围绕的可编程逻辑单元构成阵列,又由可编程I/O单元围绕阵列构成整个芯片,排成阵列的逻辑单元由布线通道中的可编程内连线连结起来实现一定的逻辑功能.对于ASIC设计来说,采用FPGA在实现小型化、集成化和高可靠性的同时,减少了风险,降低了成本,缩短了周期.这些特点使FPGA近年来发展迅速.Xilinx公司为适应各种应用的需要,在1995年推出多个新产品系列,如有双口RAM的XC4000E,大容量低成本的XC5200系列,反熔丝型门海结构的XC8100系列和可再配置协处理器的XC6200系列等,以及XACT6.0开发系统,由此也可看出FPGA的发展势头.本文以XC8100系列为主对其新产品作一介绍.     

针对一种岛式FPGA布局布线方法的研究与改进

针对一种岛式FPGA(Field Programmable Gate Array)芯片VS1000的架构,开发了一种布局布线工具VA,该工具在VPR的基础上做了两方面改进.第一,在传统布线算法的布线资源图基础上建立了全局信号布线资源图,完成了对全局信号的布线,使全局信号布线与其他信号布线独立起来,以达到减少全局信号相对延时和节省通用布线资源的目的.第二,提出了两种新的布线顺序:高扇出线网优先和高关键度线网优先.实验结果表明,对于标准测试电路,高扇出优先的布线顺序平均可减少21.8%的迭代次数,高关键度优先的布线顺序平均可减少22.3%的关键路径延时.     

异步零协议算术逻辑单元的设计

异步电路在低功耗、低噪声、抗干扰、无时钟偏移、高鲁棒性和模块化设计等方面有较高的性能.设计了一个异步4位8操作码的算术逻辑单元,使用了双轨延时不敏感零协议逻辑结构,同时比较了使用流水线结构和非流水线结构以及相关的面积和速度优势.结果显示平均速度最快的结构比非流水线结构快了1.73倍,而面积需要增加了133%.     

FPGA逻辑块管脚分布的研究

通过CAD实验对FPGA的逻辑块管脚分布进行了研究。结果表明,不管是正方形还是矩形FPGA,四周型分布均能获得比上下型分布更好的布线面积,且四周型分布的正方形FPGA有最好的面积有效性。另外一个重要结论是,对于列数／行数位于1．5和3．5之间的矩形FPGA,上下型分布的面积有效性近似于四周型分布。     

综合孔径辐射计中二级相关算法的设计与实现

为了解决传统微波遥感辐射计使用FPGA实现多通道数字相关器时资源消耗量过大的问题,本文提出了一种二级相关实现方法.二级相关算法将相关算法分成前后两级,并利用门时钟生成单元使系统保持流型工作状态.前级相关器由基本逻辑资源构成,完成固定短点数的相关处理;多个前级相关器分为一组,分时启动并复用后级长点数相关器.二级相关算法能显著解决微波遥感辐射计中多通道数字相关器资源消耗量巨大的问题,提高数字相关器所容纳的相关通道数,同时优化了FPGA布局布线性能,能提高系统性能并降低成本.