采用深阱结构的耐压技术

讨论了基于深阱结构的提高器件击穿电压的技术。采用深阱结构的结终端技术，消除了平面工艺所产生的曲面结，从而使器件的击穿电压接近理想平行平面结的击穿电压。同时，该结终端技术还具有占用器件面积极小的优点；通过向阱中填充低介电常数的物质，深阱结构还能抑制工艺上的横向扩散，并能承受比硅材料更大的峰值电场。     

高压二极管阻断I-V特性研究

针对高压二极管在终端工艺中出现的3种阻断I-V特性进行了相关测试分析，通过TCAD模拟仿真，结合器件内部电场和漏电流分布，理论研究了3种不同终端负斜角角度对其阻断I-V特性的影响，阐述了导致器件击穿电压降低和软击穿的本质机理。研究结果表明，当终端负斜角θ<1°时，器件获得了低电压的硬击穿特性；当1°≤θ<3°时，器件可获得最佳阻断电压的硬击穿特性。导致硬击穿的本质原因是峰值电场位于有源区边界或靠近边界的位置。对于θ≥3°，高的峰值电场靠近终端区斜角表面边缘而导致I-V呈软击穿特性。     

MOS型硅功率器件的耐压与终端处理

本文介绍了MOS型硅功率器件常见的平面结击穿电压的基本理论和提高击穿电压的基本方法以及终端处理技术发展中所面临的课题。     

JTE终端结构4H-SiC JBS二极管的击穿特性研究

研究了JTE终端结构4H-SiC JBS二极管的击穿特性.首先,理论模拟了JTE终端横向长度、离子注入剂量和界面电荷对击穿电压的影响.对工艺条件进行优化,制作了JTE终端结构4H-SiC JBS二极管.测试结果表明,器件的正向电压为1.52V,特征导通电阻为2.12 mΩ·cm2,击穿电压为1650 V.接着,研究器件...     

超结MOSFET功率器件的终端技术分析

为了改善超结MOSFET功率器件的终端击穿特性,提出了一种平面结终端技术,应用柱坐标下的泊松方程证明了这种技术的可行性。提出了超结功率器件终端技术的工艺实现方法并分析了终端结构的电压特性,使用这种超结终端技术仿真得到了一个600V的Coolmos。利用2维仿真软件Medici讨论了终端p柱的数量和宽度因素对击穿电压和表面电场的影响。结果发现,采用变间距的超结结构本身就可以很好地实现超结MOSFET功率器件的终端。     

台面结终端高压4H-SiC BJTs的击穿特性研究

根据雪崩碰撞理论,本文对具有台面结构的4H-SiC BJTs中所使用的单区和多区结终端结构参数对击穿电压的影响进行了分析和计算。计算结果表明,在单区结终端结构中,通过精确控制有源JTE的掺杂浓度和离子注入深度可以有效提高台面BJTs器件的击穿电压,而多区结终端结构可以在保持击穿电压不变的前提下降低峰值表面电场。同时文中还对正负表面态或界面态对击穿电压的影响做了详细的计算分析。这些结果对于优化台面功率器件的高压特性有着重要的现实意义。     

3200V双p阱终端VDMOS击穿特性仿真研究

基于场限环终端技术理论，提出了一种具有双p阱结构的垂直双扩散金属氧化物半导体场效应晶体管(VDMOS)。通过数值模拟软件分别仿真了p阱各项参数和漂移区掺杂浓度与击穿电压的关系，提取器件击穿时的表面电场并分析其击穿机理。研究结果表明，当漂移区掺杂浓度一定时，击穿电压随p阱数量和结深的增大而增大，随p阱掺杂浓度的增大而先增大后减小；当p阱参数一定时，击穿电压随漂移区掺杂浓度的增大而先增大后减小。经优化器件各项参数，击穿电压(V_B)达到3 200 V,与传统平面栅型VDMOS相比提升了305%,终端有效长度仅为26μm,表面电场最大值为1.21×10⁶ V/cm,且分布相对均匀，终端稳定性和可靠性高。     

基于SM-JTE结构的4H-SiC器件

介绍了高压空间调制结终端扩展(SM-JTE)结构及其优势。结合实际的MOSFET工艺和已有的理论模型,定义了全新的4H-SiC器件TCAD仿真模型参数。首次提出了确定SM-JTE最优长度的方法。基于SM-JTE结构的4H-SiC器件具有优良的击穿特性。SM-JTE结构的长度为230 μm时,SM-JTE的击穿电压可以达到16 kV。针对界面电荷对击穿特性的影响进行了系统仿真研究。仿真结果表明,正界面电荷相比负界面电荷对击穿电压的影响更大,且界面态电荷会引起击穿电压明显下降。该SM-JTE结构可以采用更短的结终端,在同样尺寸的芯片上能制作更多的器件,从而提高生产效率,降低器件成本。     

1700V碳化硅MOSFET设计

设计了一种击穿电压大于1 700V的SiC MOSFET器件。采用有限元仿真的方法对器件的外延掺杂浓度及厚度、有源区结构以及终端保护效率进行了优化。器件采用14μm厚、掺杂浓度为5×1015cm-3的N型低掺杂区。终端保护结构采用保护环结构。栅压20V、漏压2V时,导通电流大于1A,击穿电压高于1 800V。     

覆有BST膜的半导体功率器件结终端研究

通过一系列的工艺步骤,在半导体功率器件含有场限环(FLR)的结终端上覆盖了一层300 nm厚、介电常数高的钛酸锶钡( BST)膜.对该新型结终端和无BST膜的传统FLR结终端的结构与性能进行了研究比较.结果表明,在覆盖BST膜后,FRL结终端的结构击穿电压提高了50％.这证明BST膜能够提高器件的击穿电压.     

一款700 V VDMOSFET结终端结构设计

为了提高功率器件结终端击穿电压,节约芯片面积,设计了一款700 V VDMOSFET结终端结构。在不增加额外工艺步骤和掩膜的前提下,该结构采用场限环-场板联合结终端技术,通过调整结终端场限环和场板的结构参数,在151μm的有效终端长度上达到了772 V的击穿电压,表面电场分布相对均匀且最大表面场强为2.27×105V/cm,小于工业界判断器件击穿场强标准(2.5×105 V/cm)。在保证相同的击穿电压下,比其他文献中同类结终端结构节约面积26%,实现了耐压和可靠性的要求,提高了结终端面积的利用效率。     

六角形超结VDMOS器件的终端结构设计

为六角形超结VDMOS器件提出了一种结终端结构,该终端结构采用与有源区相似的六角形晶格结构,但P柱和N柱的宽度均为有源区原胞晶格的一半.重点讨论了P柱的数量对表面电场的分布及击穿电压等的影响,模拟结果证实该终端结构的击穿电压大于600 V,击穿点发生在终端与有源区之间的过渡区.     

具有多场限环终端的PiN二极管反向击穿的研究

场限环终端结构可以有效提高击穿电压,因而被广泛应用于半导体功率器件.场限环中多个参数都影响PiN二极管主结的击穿能力.本文基于数值模拟软件建立PiN二极管的场限环终端仿真模型,并设计十道场限环作为终端结构.分别仿真场限环结深和漂移区掺杂浓度与主结的击穿电压的关系,得到结深和漂移区掺杂浓度与击穿电压的关系曲线.当漂移区掺...     

高压IGBT线性变窄场限环终端设计

为使3300 V及以上电压等级绝缘栅双极型晶体管(IGBT)的工作结温达到150℃以上,设计了一种具有高结终端效率、结构简单且工艺可实现的线性变窄场限环(LNFLR)终端结构。采用TCAD软件对这种终端结构的击穿电压、电场分布和击穿电流等进行了仿真,调整环宽、环间距及线性变窄的公差值等结构参数以获得最优的电场分布,重点对比了高环掺杂浓度和低环掺杂浓度两种情况下LNFLR终端的阻断特性。仿真结果表明,低环掺杂浓度的LNFLR终端具有更高的击穿电压。进一步通过折中击穿电压和终端宽度,采用LNFLR终端的3300 V IGBT器件可以实现4500 V以上的终端耐压,而终端宽度只有700μm,相对于标准的场限环场板(FLRFP)终端缩小了50%。     

1 200 V沟槽栅场截止型IGBT终端设计

利用二维半导体工艺及器件模拟工具,从结掺杂浓度、P阱与P环间距、P环尺寸控制3个方面分析了半绝缘多晶硅终端结构的击穿电压,提出了应用于1 200 V沟槽栅场截止型IGBT的终端解决方案。从结的深度和终端长度两方面,将SIPOS终端技术与标准的场环场板终端技术进行了对比。结果表明,采用SIPOS终端结构并结合降低表面场技术,使得终端尺寸有效减小了58%,并且,采用SIPOS技术的终端区域击穿电压受结深的影响较小,有利于实际制造工艺的控制和IGBT器件稳定性的提升。     

具有多场限环结构的SiC LDMOS击穿特性研究

场限环终端结构因能够显著提高击穿电压而被广泛应用于半导体功率器件。基于数值模拟软件建立了具有多场限环结构的SiC LDMOS仿真模型。分别仿真场限环各项参数和漂移区掺杂浓度与击穿电压的关系。提取器件击穿时的表面电场，从表面电场分布均匀程度和峰值电场两方面分析击穿原理。研究结果表明，当漂移区掺杂浓度一定时，击穿电压随场限环数量、结深和掺杂浓度的增大而先增大后减小；当场限环参数一定时，击穿电压随漂移区掺杂浓度的增大而先增大后减小；经验证在相同条件下，线性环间距设计的LDMOS击穿特性优于等环间距设计，且漂移区掺杂浓度越高，环掺杂浓度和环结深越小，失效场限环数量越多。     

1200V碳化硅MOSFET设计

设计了一种阻断电压大于1 200V的碳化硅(SiC)MOSFET器件。采用有限元仿真的方法对器件的终端电场分布进行了优化。器件采用12μm厚、掺杂浓度为6e15cm-3的N型低掺杂区。终端保护结构采用保护环结构。栅压20V、漏压2V时,导通电流大于13A,击穿电压达1 900V。     

横向增强型双侧栅结构GaN JFET优化设计

提出了一种新型横向双侧栅结构的GaN JFET,并通过SILVACO软件对器件的沟道宽度、沟道电子浓度和p-GaN空穴浓度进行了优化,得到了阈值电压和输出电流与器件参数之间的变化规律,通过参数优化得到了增强型GaN JFET的结构参数条件。随后对设计的横向双侧栅结构增强型GaN JFET器件进行了击穿特性研究,发现当沟道长度短至0.5μm时,会出现严重的短沟道效应;当沟道长度大于1μm后,器件击穿电压由栅极与漏极间寄生PN结反向击穿决定,与沟道长度无关;采用RESURF (Reduced surface field)终端结构可以显著提升器件击穿电压,优化后的增强型GaN JFET器件击穿电压超过1 200 V。此外,采用p型GaN缓冲层替代n型GaN缓冲层,能够有效提高器件的栅控能力。     

GaN基HEMT栅终端场板结构研究

制作了带有栅终端场板结构的GaN基HEMT,研究了击穿电压与场板长度的关系,提取了最佳场板长度为0.4,0.5,0.6μm时所对应的栅漏击穿电压最大,为120 V.研究了栅终端场板对器件小信号特性和大信号的影响,栅终端场板长度0.4μm时,器件特征频率及最大振荡频率减小量最小.在栅宽1 mm、频率8 GHz、无场板器件最大工作电压28 V时,连续波输出功率3.2 W,功率增益4.0 dB,功率附加效率17.0%;栅终端场板器件最大工作电压38 V时,连续波输出功率5.1 W,功率增益4.1 dB,功率附加效率21.0%.     

平面终端技术

本文对日益广泛采用的各种平面终端技术作用原理、设计方法及目前的发展水平作了较系统的介绍,并简要地比较了它们的优缺点、适用器件类型和击穿电压范围。