基于FPGA的光纤通信系统的设计与实现

光纤通信是现今数据通信系统的主要通信方式,其性能的好坏直接影响数据通信系统的质量。本文采用Ver-ilog语言实现FPGA光纤通信系统的功能。光纤通信系统又包含位同步时钟提取模块、8B/10B编解码器模块和NRZI编解器模块;这些模块都利用了DA(Design Analyzer)、Quartus II以及Modelsim等EDA工具来完成综合与仿真,从仿真的结果可以看出该设计方法很好地满足了系统的要求。     

基于FPGA的EoS系统中帧处理的改进与实现

根据ITU-TX.86协议的规定,设计了一种EoS系统,实现了IP数据包在基于SDH的骨干光传输网络中的高速传输。针对现有帧处理方案在帧同步时延和时钟抖动方面存在的问题,提出了改进的快速帧同步机制和时钟提取方案。采用廉价的FPGA硬件编程实现,通过电路综合与时序仿真表明,方案在缩短帧同步时延和消除时钟抖动方面具有较好的效果。     

实时时钟RTC8583在工业记录仪表中的应用

给出了RTC8583实用电路和接口程序。     

级联音箱FPGA实现方法

目前的音箱大都以单个音箱为主,如果会议室较大,无法达到理想的效果.级联音箱利用以太网线实现级联,连接简单,声音播放和拾音的效果较好.为了达到声音播放与拾音同步的效果,利用现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)完成时钟同步和数据传输.利用普通的晶振就可以实现多台设备纳秒级的同步精度,达到了很好的语音播放、拾音同步的效果.基于此,重点介绍级联音箱的FPGA实现方法.     

一种低功耗实时时钟RTC设计

本文设计了一款小面积低功耗实时时钟RTC。通过使用Link-joint异步自时钟电路结构和设计方法,有效降低了实时时钟RTC的电路面积和计时过程中的动态功耗。在异步设计平台和同步设计平台相结合的设计流程中,采用SMIC55nm工艺库,在32.768kHz频率的时钟输入下,优化后的实时时钟RTC的面积比同步实时时钟RTC降低了43.5%,计时过程的总功耗降低了85.08%。     

FPGA同步设计技术

本文介绍了FPGA的同步设计技术,结合一些设计实例总结了FPGA同步设计的若干原则.     

基于FPGA的高重频激光模拟器频率控制

由于高重频激光模拟器激光频率变化范围大、精度高,通常采用的计数器分频固定频率时钟的方法无法满足系统要求．本文设计了一种基于FPGA片内PLL＋数据库的实现方式,通过分频变频时钟可以大幅度提高激光频率在变化范围内的精度。     

一种基于RTC的电源管理系统设计

本文采用Actel公司的AFS600系列FPGA,设计了一种电源管理系统。该系统主要由晶振、RTC及电压调整和监控模块等组成。系统首先由FPGA的内核将VR模块掉电。通过RTC和晶振计时,定时唤醒VR模块,让FPGA继续工作。这种电源管理系统可以让FPGA进入掉电和唤醒,实现低功耗的睡眠模式。     

基于FPGA的SOC原型验证时钟方案研究

在基于FPGA的SOC原型验证过程中,由于SOC芯片的时钟网络比较庞大并且复杂,不能直接用在FPGA芯片上,所以需要对原型验证时钟方案进行研究。本文针对SOC芯片原型验证的时钟方案,从时钟网络简化、多片FPGA时钟同步、门控时钟转换和时钟降频四个方面来分析,给出一套完整的时钟解决方案及设计方法。     

基于FPGA的时钟信号实现方法

时钟信号是时序电路的基础和整个电路得以正常运行的保证,由于仪器的小型化和低成本化对印刷电路板(Printed Circuit Board,PCB)具有严格的物理尺寸、层数等要求,使得通过震荡器和时钟分配IC获得多种频率时钟信号的PCB电路设计方法越来越难以持续。为此,设计三种基于FPGA的时钟信号实现方法,可以在FPGA引脚充足的情况下取代震荡器和时钟分配IC,为PCB电路提供多种频率的时钟信号。     

基于FPGA的PTP时间同步技术实现

针对现有PTP时间同步技术实现方案系统复杂、结构冗余以及成本高的问题,文中提出了一种基于FPGA的PTP时间同步技术实现方案。通过在确立主从关系的FPGA系统之间交互四种报文的方式,从系统在数据链路层截取Sync和Delay_req报文的时间戳,并计算主从系统之间的链路延迟和时间偏移量,对本地时钟进行补偿以实现时间同步。文中采用Xilinx公司提供的ChipScope Pro工具做板级验证,抓取主从系统的时间信息,并测试同步精度和成功率。实验结果表明,所设计的系统在时间同步精度上可以达到纳秒级,同步的成功率基本维持在99.99%。     

基于FPGA的处理器间高精度时钟同步通信机制

为了保证嵌入式设备运行的稳定性和可靠性,都会应用双余度的CPU来共同管理硬件资源,协调任务调度和处理CPU的高速外设接口数据,因此,该文介绍一种在具有高效数字时钟管理器的FPGA上产生高精度、高稳定度时钟同步信号,用来保证CPU间的精确同步通信,达到高效的公共资源管理、合理的任务调度以及相互比对的数据计算。     

面向FPGA的电力系统时钟同步技术设计

近年来随着科学技术的发展,GPS技术也得到了全面的进步,并且开始广泛的得到应用和推广.在这样的背景下产生了一种实现广域时钟同步手段.GPS向全球提供免费的时钟信息和地理信息,并且这些信息的提供是不受到任何时间和空间所限制的.本文主要对面向FPGA的电力系统时钟不同技术设计进行了分析,希望为电力行业的发展提供一些有益的建议.     

基于FPGA实现的数字钟设计

为了提高开发的效率,缩短其开发的时间,设计师逐渐转向可编程逻辑器件的开发。文章介绍了应用FPGA采用自顶向下的方法来设计数字钟的方案。设计时,首先用VHDL语言编写各个功能模块,分别在QuartusⅡ开发环境下编译、仿真,然后再用顶层文件将各功能模块连接起来,最后在实验箱上进行测试,证实该设计方法切实可行。     

基于FPGA的GPS时钟驯服电路设计与实现

为满足系统对高精度时钟的要求,根据晶振时钟无随机误差和全球定位系统(GPS)时钟无累计误差的特点,提出了一种利用GPS秒时钟驯服晶振时钟来实现高精度时钟的方案。该方案根据数字锁相环倍频原理,通过测量GPS秒时钟和本地生成秒时钟的相位误差来调整电路分频比,实时消除晶振时钟的累计误差,从而实现高精度的系统时钟。经实际验证,该方法在使用16.369 M温补晶振时,在GPS信号有效情况下输出时钟误差小于0.1 ppm,GPS信号失效后1小时后误差小于0.3 ppm。     

基于FPGA的高速FIFO电路设计

给出异步FIFO电路在高速数据采集系统中的应用,由FPGA生成独立时钟域的FIFO缓存器,采用FIFO的可编程设置参数启动数据传输,根据读写时钟频率异同的传输要求和FIFO的特性,采用一套控制电路,解决了可变速率数据缓存和固定时钟传输的问题。     

基于m序列同步的FPGA实现

在通信系统中,同步问题是实现信号正确解调的关键技术之一。为实现同步,提出了一种基于m序列的同步方法。该方法首先对接收信号进行差分相干解调得到解调序列,然后对解调序列与本地m序列同或运算后的结果按位求和,最后通过和值与门限的比较判断是否同步。其中同或求和操作避免了复杂的相关处理过程,运算速度快并节约了硬件资源。整个过程的实现基于Xilinx公司的Spartan 6系列FPGA平台,仿真调试表明该方法能够准确同步且稳定度高。     

AoIP时钟同步研究与应用

本文首先简要的介绍了数字音频信号实现时钟同步的方法,并引出了时钟同步对通过网络上实时传输的音频信号的重要性。其次,介绍了网络上常用的两种时钟同步技术,并说明了为什么需求采用PTP来实现AoIP的时钟同步,以及以AES67为例说明在AoIP中实现时钟同步的特殊设置。再次,介绍了AoIP时钟同步的几种应用场景。最后,提出了对AoIP时钟同步的总结和展望。AoIP的发展情况,并据此引出发现服务的重要性。其次介绍了AoIP技术中几种常见的发现协议,并对这些协议的原理进行了分析。再次对发现服务中的关键技术SAP、mDNS和DNS-SD进行探讨,并以AES70发现服务的实现为列说明了发现服务的基本原理。最后提出了对发现服务的总结和展望。     

基于FPGA的GMSK调制解调实现

阐述了GMSK调制解调的原理与特点，并对其关键技术进行了分析；介绍了其在FPGA中的硬件实现方案，同时给出了GMSK信号调制解调的仿真图。     

基于FPGA的数据采集系统设计

设计了以FPGA为核心逻辑控制模块的高速数据采集系统.设计中采用了自顶向下的方法,将FPGA依据功能划分为几个模块,详细论述了各模块的设计方法和控制流程.FPGA模块设计使用VHDL语言,在Max＋PlusⅡ中实现软件设计和完成仿真.本文给出了一些模块的仿真图形.整个采集系统可实现24路最大工作频率为100 kHz的现场模拟信号采集和4路频率信号采集,且该系统也采集8路系统内部通道信号以达到自校验功能.