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针对SoC的基于IP设计、多时钟域、多用异步逻辑、时钟门控、系统集成等特点,给出了一种层次化的扫描测试结构,并将该方法成功应用于一款具有数百万门级的SoC设计中.实验结果表明,该方法不但可以极大程度地提高芯片的可测试性,保证其测试覆盖率,也节约了产品开发时间和开发成本. 相似文献
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沈绪榜 《小型微型计算机系统》1991,12(1):10-18
本文将从边界扫描路径,测试体系结构,测试状态定义,测试指令安排与板级测试策略五个方面,介绍VLSI电路可测试性设计的JTAG方式. 相似文献
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VLSI芯片的可测试性、可调试性、可制造性和可维护性设计 总被引:6,自引:0,他引:6
沈理 《计算机工程与科学》2003,25(1):92-97
CMOS器件进入深亚微米阶段,VLSI集成电路(IC)继续向高集成度,高速度,低功耗发展,使得IC在制造、设计、封装,测试上都面临新的挑战,测试已从IC设计流程的后端移至前端,VLSI芯片可测试性设计已成为IC设计中必不可少的一部分,本文介绍近几年来VLSI芯片可测试性设计的趋势,提出广义可测试性设计(TDMS技术)概念,即可测试试性,可调试性,可制造性和可维护性设计,并对可调试性设计方法学和广义可测试性设计的系统化方法作了简单介绍。 相似文献
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可测试性设计技术在一款通用CPU芯片中的应用 总被引:3,自引:0,他引:3
可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。 相似文献
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由于安全性好,存储容量大等方面的优点,金融IC卡代替传统的磁条卡已经成为一种必然趋势;由于电路的复杂性,在金融卡的设计过程中必需注意可测试性设计;文章对一种金融双界面卡进行可测试性设计,主要关注嵌入式存储器、振荡器电路和非接触模拟前端电路的可测试性设计,在进行理论分析的基础上提出测试结构,并对电路进行设计;最终基于V777系统对流片以后的金融双界面卡进行测试,测试结果表明本设计具有很好的功能。 相似文献
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SOC可测试性设计与测试技术 总被引:19,自引:0,他引:19
超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题.对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述.从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩/解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作.最后,展望了SOC测试未来的发展方向. 相似文献
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SoC芯片设计方法及标准化 总被引:13,自引:2,他引:13
随着集成电路技术的迅速发展,集成电路已进入系统级芯片(SoC)设计时代,SoC芯片的集成度越来越高,单芯片上的集成度和操作频率越来越高,投放市场的时间要求越来越短,为了实现这样的SoC芯片,设计越来越依赖IP模块的重用,SoC复杂性的提高和IP模块的多样化,SoC芯片中多个厂商不同IP模块的使用,导致了IP模块可重用的许多问题,IP模块和片上总线,以及EDA工具接口的标准化,是解决IP模块标准化的很好途径,另一方面,SoC芯片设计的复杂性和嵌入软件所占比重的增加,要求更高层次的系统抽象和软硬件的协同设计,使用更流地的设计进行系统的硬件设计和更有效的系统设计方法,描述了SoC芯片设计中的IP模块可重用技术以及所存在的问题,介绍了SoC IP模块和片上总线结构的标准化,讨论了基于C/C++扩展类库的系统级描述语言和基于平台的SoC设计方法。 相似文献
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本文介绍了一种针对SOC测试设计中嵌入式芯核的核测试语言(CTL)。该语言描述了如何将可测试性设计置入具有知识产权(Intellectual Property,简称IP)芯核和SOC中,从而加速测试生成和复用。CTL语言标准虽然还未被IEEE正式通过,但已经在EDA厂商、ATE厂商和IP芯核提供者之间悄然兴起并被积极采用,一系列基于CTL的产品也相继被研制 制出来。本文通过对CTL的分析与研究,较为详细地说明了CTL引入的重要性及其特性,并为SOCIP芯核提供CTL语言测试设计实例。 相似文献
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由于电路门数增大和晶体管亚阈值电流升高,导致电路的静态漏电流不断升高,深亚微米工艺SOC(系统芯片)IC在IDDQ测试的实现方面存在巨大挑战.虽然减小深亚微米工艺亚阈值漏电开发了许多方法,如衬底偏置和低温测试,但是没有解决因为SOC设计的规模增大引起漏电升高的问题.首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念.然后制定了一系列适合于SOC的IDDQ可测试设计规则.最后提出了一种通过JTAG指令寄存器控制各个内核电源的SOC IDDQ可测试设计方法. 相似文献
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HART通信方式具有抗干扰、传输距离远等优点.针对传统HART通信模块体积大、功耗高、不利于集成的缺点,设计了一种基于NiosⅡ软核CPU的多通道HART智能通信系统.采用NiosⅡ软核CPU为处理核心,实现8路4~ 20 mA电流输出和8路HART通信,每个4~ 20 mA电流输出配置一个HART信号调制解调单元;在NiosⅡ软核CPU上挂载μC/OS-Ⅱ操作系统并实现8路数据链路的软件设计;设计采用DC-DC电源为D/A转换芯片提供动态电压,降低了系统功耗.设计的智能通信系统具有功耗低、集成度高的优点,在工业过程控制等恶劣环境下应用前景广泛. 相似文献
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集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。 相似文献
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基于DDS/SOPC的谐波信号发生器的设计 总被引:1,自引:0,他引:1
介绍了一种基于DDS/SOPC技术的谐波信号发生器的设计方案,详细论述了DDS的工作原理及SOPC的设计过程。在设计中将DDS模块和MCU模块集成到一个单片FPGA上,使设计出的系统具有集成度高、灵活性好等优点。 相似文献