降低高阻寺探测器漏流的方法研究

系统地分析了高寺探测器漏电流产生的机理及其主要的影响因素,并采用工艺实验的手段具体研究了一种有效降低探测器漏电流的方法－－保护环结构。样品测试结果表明,保护环结构使探测器的漏电流降低了０．５￣１个量级。     

CMOS集成电路闩锁效应抑制技术

闩锁效应是CMOS集成电路在实际应用中失效的主要原因之一,而且随着器件特征尺寸越来越小,使得CMOS电路结构中的闩锁效应日益突出。文章以P阱CMOS反相器为例,从CMOS集成电路的工艺结构出发,采用可控硅等效电路模型,较为详细地分析了闩锁效应的形成机理,给出了闩锁效应产生的三个基本条件,并从版图设计和工艺设计两方面总结了几种抑制闩锁效应的关键技术。     

高阻Si衬底对SiGe HBT高频性能的改善研究

选用电阻率高达1 000Ω·cm的硅衬底结构改善SiGe HBTs频率性能。介绍了器件的结构设计,根据衬底寄生参数模型分析了衬底阻抗影响器件高频性能的原理,计算出器件f_T和f_(max)随衬底电阻率变化的规律。测试结果表明,高电阻率衬底器件比n~+衬底器件的特征频率f_T提高了28%,而最高振荡频率f_(max)提高了47.7%;表明高电阻率衬底基本消除了SiGe HBT中大多数容性寄生网络;通过对器件的最小噪声系数的计算与测试分析,发现高阻Si衬底的引入使器件的噪声系数在低频时几乎不变,在高频时轻微增加。     

高温CMOS集成电路闩锁效应分析

本文详细地分析了LDD结构高温CMOS集成电路闩锁效应.文中提出了亚微米和深亚微米CMOS集成电路闩锁效应的模型.在该模型中,针对器件的尺寸和在芯片上分布情况,我们认为CMOS IC闩锁效应的维持电流有两种模式:大尺寸MOST的寄生双极晶体管是长基区,基区输运因子起主要作用;VLSI和ULSI中MOST的寄生双极晶体管是短基区,发射效率起主要作用.但是他们的维持电流都与温度是负指数幂关系.文章给出了这两种模式下的维持电流与温度关系,公式在25℃至300℃之间能与实验结果符合.     

混合信号集成电路的衬底耦合噪声分析

本文系统分析了混合信号集成电路的衬底噪声耦合的研究进展.简要分析了衬底噪声的基本机理,及其对混合信号电路的影响,在此基础上分析比较了目前已提出的几种主要的衬底耦合噪声模型.通过分析不同类型衬底内的噪声耦合,介绍了一些电路设计中的去耦方法.最后讨论了衬底耦合噪声研究的发展方向.     

超高压集成电路中的闩锁效应与仿真

研究超高压集成电路中的寄生闩锁效应问题.针对采用外延技术的BCD工艺,给出外延层材料电阻率、工艺和结构参数变化与寄生闩锁结构触发阈值之间的数量关系,并在分析研究的基础上,给出一种高触发耐量的合理设计方案.经仿真实验,证明了该方案的可行性.     

高阻硅作衬底的短沟p—MOS晶体管

文章从定性方面研究了在高阻硅(3～10Ω·cm)衬底上,用3μmCMOS工艺制作的短沟(2.5～25μm)pMOS晶体管的性能,特别是这些器件用于模拟场合时在本体(|V_(gs)|>|V_r|)下的噪声性能。两种模式的噪声性能都用1/f噪声(谱频达约100Hz)和由衬底决定的白噪声来表征。研究了它们在导通区和关断区的性能。模拟和实验数据表明,这些晶体管具有二次线性区(称之为准线性区)而不是通常理论所描述的饱和区。     

SOI LIGBT抗闩锁效应的研究与进展

概述了绝缘层上硅横向绝缘栅双极晶体管(SOI LIGBT)抗闩锁结构的改进历程,介绍了从早期改进的p阱深p+欧姆接触SOI LIGBT结构到后来的中间阴极SOI LIGBT、埋栅SOILIGBT、双沟道SOI LIGBT、槽栅阳极短路射频SOI LIGBT等改进结构;阐述了一些结构在抗闩锁方面的改善情况,总结指出抑制闩锁效应发生的根本出发点是通过降低p基区电阻的阻值或减小流过p基区电阻的电流来削弱或者切断寄生双极晶体管之间的正反馈耦合。     

CMOS电路中的闩锁效应研究

闩锁效应是功率集成电路中普遍存在的问题。文中分析了CMOS结构中的闩锁效应的起因,提取了用于分析闩锁效应的集总器件模型,给出了产生闩锁效应的必要条件,列举了闩锁效应的几种测试方法。最后,介绍了避免发生闩锁效应的几种方法。     

低阻P型衬底上高阻厚层n型外延

介绍了高阻厚层反型外延片的一种实用生产技术,即在PE-2061S外延设备上,采取特殊的工艺控制在电阻率小于0.02Ω·cm的p型低阻衬底上实现了高阻厚层n型外延生长,外延层电阻率大于40Ω·cm,厚度大于100μm.研究表明:该外延材料完全可以满足IGBT器件制作的需要.     

功率集成电路中一种抗闩锁方法研究

在分析功率集成电路中闩锁效应的基础上,采取一种抗闩锁方法,即在高低压之间做一道接地的少子保护环.通过对环的电位、位置和宽度的研究,利用软件工具Tsuprem4和Medici进行模拟比较,并应用于实际版图中进行流片.这种保护结构可以将闩锁的触发电压提高一个数量级,在实际的闩锁静态测试中得到验证.     

平板显示器功率驱动芯片的Latch-up及克服方法

详细分析了平板显示器驱动芯片中的Latch-up现象,在此基础上采用了一种克服Latch-up的方法:在低压部分增加多子保护环,在高低压之间增加少子保护环。借助TCAD软件详细研究了少子环位置及宽度对抗Latch-up效果的影响。实验结果证明,采用该方法可以有效地克服功率集成电路的Latch-up现象。     

基于Latch的CMOS动态比较器的研究

动态比较器具有高速和低功耗的优点,是现代集成电路中的重要单元。本文简单介绍了基于latch的CMOS动态比较器的基本工作原理以及国内外最新研究进展;分析了几种新型动态比较器的性能。     

高阻硅基GaN晶片上MIS栅结构GaN HEMT射频器件研制

5G 通信中3. 4~3. 6 GHz 是主要使用频段。GaN 射频器件由于高频、低功耗、高线性度等优势,满足5G 通信应用需求。文中在高阻硅基GaN 外延片上研制了AlGaN/GaN 高电子迁移率晶体管(High Electron Mobility Transistor, HEMT),并分析了金属鄄绝缘层鄄半导体(Metal-Insulator-Semiconductor,MIS)栅对器件直流和射频特性的影响。研究发现:相比于肖特基栅结构,MIS 栅结构器件栅极泄漏电流减少2~5 个数量级,漏极驱动电流能力和跨导提高10%以上;频率为3. 5 GHz 时,增益从1. 5 dB 提升到4. 0 dB,最大资用增益从5. 2 dB 提升到11. 0 dB,电流增益截止频率为8. 3 GHz,最高振荡频率为10. 0 GHz。     

双极值衬底电流对高压MOS器件退化的影响

基于0.18 μm高压n型DEMOS(drain extended MOS)器件,报道了在衬底电流,Isub两种极值条件下作高压器件的热载流子应力实验,结果发现器件电学性能参数(如线性区电流、开态电阻、最大电导和饱和漏电流)随应力时间有着明显退化.通过TCAD分析表明,这主要是由于持续电压负载引起器件内部界面态的变化和电子注入场氧层,进而改变了器件不同区域内部电场分布所致.同时模拟研究还表明,在,Isub第一极大值条件下应力所致的器件退化,主要是由器件漏/沟道耗尽区域的电场强度增加引起的;而在Isub第二极值条件下的应力诱发器件退化,则主要是由漏端欧姆接触附近的电场加强所致.     

适用频率达到20GHz的射频CMOS衬底电阻的精确提取

通过对CMOS的PSP模型中四衬底电阻网络的等效电路进行Y参数分析,得到衬底电阻参数的完整提取方法.应用该方法提取了90nm CMOS工艺中射频nMOS器件的衬底电阻参数,实验数据和仿真比较表明该衬底电阻网络和相应的参数提取方法能精确预测器件的输出性能,模型精度确保使用频率可以达到20GHz以上.     

适用频率达到20GHz的射频CMOS衬底电阻的精确提取

通过对CMOS的PSP模型中四衬底电阻网络的等效电路进行Y参数分析,得到衬底电阻参数的完整提取方法.应用该方法提取了90nm CMOS工艺中射频nMOS器件的衬底电阻参数,实验数据和仿真比较表明该衬底电阻网络和相应的参数提取方法能精确预测器件的输出性能,模型精度确保使用频率可以达到20GHz以上.     

高阻ITO基板上电化学沉积ZnO薄膜的研究

利用电化学沉积法,以65±1℃的0.1mol/LZn(NO3)2水溶液作为电解质溶液,在方块电阻为118Ω/□的氧化铟锡(ITO)玻璃基板上制备了ZnO薄膜。利用扫描电镜观察了ZnO薄膜表面形貌,结果表明随着电极电势的降低或沉积时间的增加,ZnO薄膜表面颗粒的六方形结构逐渐明显。利用X射线衍射技术分析了阴极电势和沉积时间对ZnO薄膜择优取向的影响,结果表明ZnO薄膜的(002)择优取向是随电极电势的下降而逐渐减弱的,而且随沉积时间的增加(002)择优取向也逐渐减弱。透射光谱测量表明,实验所获得的ZnO薄膜在可见光范围内是透光的,平均透过率高达80%～90%,不同阴极电势下的禁带宽度均为3.5eV左右,且在阴极电势为-2.5V时,禁带宽度随沉积时间的增加而逐渐减小。     

CMOSIC抗闩锁、抗静电的测试及防护措施的研究

通过对三种ＣＭＯＳＣ４０６９ 电路抗闩锁灵敏度、抗静电敏感度测试的研究和比较，提出高可靠性电路的质量评估。除对器件功能参数（直交流参数） 高低温参数测试外， 还必须对抗闩锁、抗静电敏感度进行测量和评估， 可真实反映器件的可靠性。避免ＣＭＯＳ器件在包装、运输和使用中带来隐患， 提出静电防护措施