SU-8微针执行器的研究

设计和采用MEMS工艺技术制作了一种由电磁驱动的微量取样执行器.执行器的结构包括微针、通道、反应室、电极以及永磁微阵列等.通过外部磁场可以实现双向线性驱动.本文主要介绍了利用SU-8光刻胶材料,采用多级曝光实现3D结构的工艺技术,研制出了微针执行器的雏形器件.微针的尺寸为600μm×800μm×40μm,微针孔径截面为20μm×20μm,并给出了SEM分析的研究结果.     

一种高性能CMOS带隙电压基准源设计

采用一级温度补偿和电阻二次分压技术设计了一种高性能 CMOS带隙电压基准源电路 ,其输出电压为 0 .2 0～ 1.2 5 V,温度系数为 2 .5× 10 - 5/ K.该带隙电压基准源电路中的深度负反馈运算放大器为低失调、高增益的折叠型共源共栅运算放大器 .采用 Hspice进行了运算放大器和带隙电压基准源的电路仿真 ,用 TSMC0 .35 μm CMOS工艺实现的带隙基准源的版图面积为 6 4 5 μm× 196 μm.     

多层平坦化互连技术

阐述了实现多层平面互连结构的方法 ,对该技术中的三个主要方面——介质隔离度、小于 2 .0 μm× 2 .0 μm互连孔和 5 0 nm之内的介质填充平坦技术进行了分析。测试结果表明 ,该技术稳定可靠 ,是改善互连质量的可行方法 ,并已用在实际电路的制造工艺中。     

CMOS/SOI64Kb静态随机存储器

对一种 CMOS/ SOI6 4Kb静态随机存储器进行了研究 ,其电路采用 8K× 8的并行结构体系 .为了提高电路的速度 ,采用地址转换监控 ( Address- Translate- Detector,ATD)、两级字线 ( Double- Word- L ine,DWL)和新型的两级灵敏放大等技术 ,电路存取时间仅 40 ns;同时 ,重点研究了 SOI静电泄放 ( Electrostatic- Discharge,ESD)保护电路和一种改进的灵敏放大器 ,设计出一套全新 ESD电路 ,其抗静电能力高达 42 0 0— 45 0 0 V.SOI6 4KbCMOS静态存储器采用 1.2 μm SOI CMOS抗辐照工艺技术 ,芯片尺寸为 7.8m m× 7.2 4mm     

涡轮LP-MOCVD研制高亮度红光发光二极管

采用涡轮LP MOCVD外延技术 ,在特别改进GaAlInP材料生长的基础上生长 2 0对InGaP/GaAlInP多量子阱结构的红光发光二极管 (LED)。外延片解理成 30 0 μm× 30 0 μm管芯后 ,在 2 0mA的电流注入情况下 ,得到的发光波长峰值 6 48nm ,平均亮度 38.9mcd ,最高亮度达到4 9.8mcd ,封装成发射角为 15°的LED灯 ,平均亮度达到 2 0 0 0mcd。     

S波段0.3W AlGaAs/GaAsHBT功率管

采用标准的湿法刻蚀工艺研制出了 S波段工作的非自对准 Al Ga As/ Ga As异质结双极晶体管 .对于总面积为 8× 2 μm× 10 μm的 HBT器件 ,测得其直流电流增益大于 10 ,电流增益截止频率 f T 大于 2 0 GHz,最高振荡频率fmax大于 30 GHz.连续波功率输出为 0 .3W,峰值功率附加效率 41%     

Pt基埋栅势垒GaAs基增强型InAlAs/InGaAs改性高电子迁移率晶体管

讨论了采用埋栅结构实现Ga As基改性高电子迁移率晶体管(MHEMT)增强型模式工作的有关问题,提出了增强型MHEMT的设计与实现方法.通过不同金属(Al,Pt,Ti) / In Al As Schottky势垒系统的实验比较研究,确定在增强型MHEMT工艺中采用具有最高势垒高度的Pt Schottky埋栅结构;并进行了以最佳“推栅”温度为重点的器件工艺的深入研究.在此基础上通过实验研制的原理性1.0 μm×10 0 μm Pt栅增强型MHEMT的特性获得了夹断电压为+0 .12 V,跨导为4 70 m S/ m m及截止频率为5 0 GHz的测试结果,优于使用同一外延片制作的D-MHEMT     

基于InP/空气隙布拉格反射镜的长波长谐振腔光电探测器

报道了一种长波长的In P基谐振腔(RCE)光电探测器.采用选择性湿法刻蚀,制备出基于In P/空气隙的分布布拉格反射镜,并将该结构的反射镜引入RCE光电探测器.制备的器件在波长1.5 10 μm处获得了约5 9%的峰值量子效率,以及8GHz的3d B响应带宽,其中器件的台面面积为5 0 μm×5 0 μm.     

一种采用微小通孔的双层布线技术

文中介绍了分别采用聚酰亚胺和 CVD Si O2 作层间介质 ,进行 2 μm× 2 μm通孔的刻蚀和铝双层布线 ,其成品率均可达到 1 0 0 % ,介质对一次铝的覆盖完整率可达 95%以上 ,层间绝缘电压大于 2 50 V     

一种快速响应双稳态热执行器的结构设计

利用ANSYS有限元分析软件并结合工艺条件,就其中的热执行按照快速响应的特点,对各结构参数与热执行器部件的驱动力、驱动位移、电阻、响应时间等驱动性能的影响进行了分析与仿真,从而得到了优化结构设计。此设计所要达到的目标是,热执行器驱动电压为5V,响应时间为2ms,末端最大位移为3.16×10-4m,末端位移20μm时的驱动力为4.94×10-3N。     

聚焦离子束辐照对MOS晶体管性能的影响

聚焦离子束(Focusedionbeam)系统现在被广泛应用于大规模集成电路的修补中,FIB辐照对器件性能的影响受到广泛的关注。研究了两种栅尺寸的NMOS晶体管(20μm×20μm和20μm×0.8μm)在不同辐射剂量作用下的阈值电压变化情况,发现在辐射后的阈值电压都发生了明显的漂移,辐照后的晶体管阈值电压在室温环境下静置数日后有约30%的恢复,而在退火条件下阈值电压几乎完全恢复。文中从理论上对电离辐射引起阈值电压的漂移予以解释,使实际的电路修补工作最优化,从而确保器件在修补后的可靠性。     

An 80-V integrated boost converter for piezoelectric actuators in smartphones

A boost converter for piezoelectric actuator driving system in haptic smartphones is proposed and implemented using a 0.35 μm BCDMOS process. The designed boost converter generates extremely high output voltage from a low-voltage battery supply. The boost converter provides stable power for the piezoelectric actuator with the peak-current control technique. The minimum variation of the output ripple variation can be achieved by the designed current-sensing and peak-current control circuits. The supply voltage of the boost converter is 2.7–4.2 V and the maximum output voltage is up to 80 V. The complete piezoelectric actuator driving system consists of a serial interface, SRAM, and signal-shaping logic as well as the boost converter. It also includes the resistor-string digital-to-analog converter and high voltage piezoelectric actuator driver (PZ driver). The fabricated chip size is 2,100 × 2,200 μm, including bonding pads.     

大位移、低电压驱动MEMS静电梳齿驱动器的设计与研究

分析了MEMS静电梳齿驱动工作原理,以梳齿结构和弹性梁结构为基础,综合考虑了动态特性、可靠性以及加工工艺可行性要求。提出了非等高结构、变形曲臂梁结构、位移放大驱动器、垂直Z向位移静电梳齿驱动器等四种大尺度、低电压驱动线性MEMS静电梳齿驱动器结构设计。利用CAD采用FEA法分别建模、仿真,进行了大位移、低电压驱动MEMS静电梳齿驱动器的动态与静态的研究,并获得20V直流偏置、位移80～130μm、驱动器面积小于2mm×2mm的结果。     

高速全耗尽CMOS/SOI2000门门海阵列

本文对全耗尽CMOS/SOI 2000门门海进行了研究,阵列采用宏单元结构,每个宏单元包括2×8个基本单元和8条布线通道,其尺寸为:92μm×86μm.2000门门海阵列采用0.8μm全耗尽工艺,实现了101级环形振荡器和4~128级分频器电路,在工作电压为5V时,0.8μm全耗尽CMOS/SOI 101级环振的单级延迟为45ps.     

新型集成阵列四象限CMOS光电传感器的研制

本文介绍了一种用于目标跟踪和坐标定位的新型集成阵列四象限CMOS光电传感器.该传感器采用上华0.6 μm标准CMOS工艺制造,实现了象限传感器与后端信号处理电路的单片集成.该传感器由16×16单元有源光电管阵列,相关二次采样电路和时序控制电路组成.每个有源光电管的大小为60 μm ×60 μm,其感光面积百分比(Fill Factor)为64.5%.通过变频二次扫描的工作模式可将传感器的感光动态范围增大为84dB.传感器的感光灵敏度为2V/lx·s,工作速度根据目标照度可在2ms/帧~64ms/帧范围内调整.     

应用于音频芯片的高精度ΣΔ调制器设计

低阶单比特量化ΣΔ调制器简单稳定且特别适用于音频领域的模数转换器。提出了一款应用于音频芯片的二阶单比特量化ΣΔ调制器,利用Simulink对调制器进行建模并确定调制器参数与电路子模块指标。该调制器电路采用CSMC0.35μmCMOS工艺实现,工作的电源电压为5V,采用全差分开关电容技术,功耗为12mW,核心面积为390μm×190μm。在采样频率为12MHz、输入信号频率为20kHz时,调制器精度达到16bit,测试结果验证了设计技术和建模方法。     

MEMS磁芯螺线管微电感的制作工艺研究

采用微机电系统(MEMS)技术制作了磁芯螺线管微电感,该技术包括UV-LIGA、干法刻蚀技术、抛光和电镀技术等。研制的微电感大小为1500μm×900μm×100μm,线圈匝数为41匝,宽度为20μm,线圈之间的间隙为20μm,高深宽比为5∶1。测试结果表明:在1～10MHz频率下,其电感量为0.408～0.326μH,Q值为1.6～4.2。     

A 60 GHz receiver front-end with PLL based phase controlled LO generation for phased-arrays

This paper presents a front-end architecture for fully integrated 60 GHz phased array receivers. It employs LO-path beamforming using a phase controlled phase-locked loop (PC-PLL). To demonstrate the architecture a circuit is implemented featuring a two stage low noise amplifier, two cascaded active mixers, and a PC-PLL. The receiver downconverts the 60 GHz signal in two steps, using LO signals from the 20 GHz QVCO of the PLL. A differential 2nd-order harmonic is coupled from the sources of the current commutating pairs of the QVCO, feeding the LO-port of the first mixer and downconverting the 60 GHz RF signal to a 20 GHz intermediate frequency. Quadrature 20 GHz LO signals are then used in the second mixer to down-convert the IF signal to baseband. The PLL is locked to a relatively high reference frequency, 1.25 GHz, which reduces the size of the PLL loop filter and enables a compact layout. The measurements show an input return loss better than ?10 dB between 57.5 and 60.8 GHz, a 15 dB voltage gain, and a 9 dB noise figure. Two-tone measurements show ?12.5 dBm IIP3, 29 dBm IIP2, and ?24 dBm ICP1. The PC-PLL phase noise is ?105 dBc/Hz at 1 MHz offset from a 20 GHz carrier, and the phase of the received 60 GHz signal is digitally controllable with a resolution of 3.2°, covering the full 360° range with a phase error smaller than 1°. The chip consumes 80 mA from a 1.2 V supply, and measures 1,400 μm × 660 μm (900 μm × 500 μm excluding pads) including LNAs, mixers, and PC-PLL in a 90 nm RF CMOS process.     

微棱镜与双包层光纤侧面耦合效率的实验研究

对微棱镜与双包层光纤侧面耦合技术进行了研究。用光学胶把尺寸为1mm×1mm×1mm直角棱镜的直角面胶合在尺寸为330μm×170μm的内包层侧平面上,激光束以一定的角度从微棱镜的另一直角面入射并通过它耦合进入双包层光纤的内包层,实验测得耦合效率为86%。该方法可用于双包层光纤的侧面抽运。