基于BIST的SRAM型FPGA故障测试

从生产者角度对FPGA芯片测试技术进行深入而全面的研究,是保证制造出高可靠性芯片的一个重要前提。由于FPGA具有可重复编程性,该方法通过编程将FPGA内部资源划分为多个内建自测试（BIST,built in self test）模块,然后多次配置改换每个BIST模块中各个组成部分的角色和测试路径,进而达到对FPGA内部资源完全测试的目的。由于给出的方法是将内部资源作为一个整体来测试,所以FPGA的可编程逻辑资源和互连资源的测试问题可同时进行,继而有效地减少编程难度和测试时间。最后的实验结果表明该方法的有效性。     

FPGA可编程逻辑单元测试方法研究

FPGA是广泛应用于集成电路设计,片上系统等多领域,随着FPGA的广泛应用,对其可靠性的要求也越来越高,由于其结构和功能复杂,其测试难度和成本也随之增加。文章简要介绍了SRAM型FPGA的逻辑单元(LE)的结构,提出了一种基于扫描链的逻辑资源遍历测试方法。以Altera公司FPGA为例,简述了在超大规模集成电路测试系统CATT-400上实现FPGA在线配置和功能测试方法。     

FPGA 可编程逻辑单元测试方法研究磁

FPGA 是广泛应用于集成电路设计,片上系统等多领域,随着 FPGA 的广泛应用,对其可靠性的要求也越来越高,由于其结构和功能复杂,其测试难度和成本也随之增加。文章简要介绍了 SRAM 型 FPGA 的逻辑单元（LE）的结构,提出了一种基于扫描链的逻辑资源遍历测试方法。以 Altera 公司 FPGA 为例,简述了在超大规模集成电路测试系统CAT T‐400上实现 FPGA 在线配置和功能测试方法。     

FPGA芯片的链结构LUT自测试方法研究

基于内建自测试(BIST)思想的FPGA测试方法利用被测芯片中的资源来构建测试所需的TPG或ORA,以减少测试对输入输出引脚和外部ATE的需求。传统的FPGA芯片BIST方法仅考虑自测试结构内被配置为CUT的资源,从而需要进行多次组测试来完成整个芯片的测试。在现有LUT自测试链结构的基础上,通过合理选择TPG的电路结构及测试配置,能够在相同测试开销下增加TPG部分的故障覆盖率,提高测试效率。     

基于BIST的SRAM型FPGA测试技术分析

深入研究和探讨FPGA芯片测试技术,这是生产者确保制造出高效可靠芯片的重要前提。因为FPGA具有可重复的编程性,这种方法在编程中,将在FPGA内部资源共同划分成为多个不同的内建自测试模块,通过多次配置和测试,对各个BIST模块测试路径进行更换,从而达到完全测试FPGA内部资源的效果。     

一种用于 FPGA 连线资源测试的配置方法磁

FPGA 在实际应用中,故障发生于互连资源的概率远大于逻辑功能块其他故障概率,因而 FPGA 连线资源测试成为保证其在航空航天等领域高可靠性应用的极为重要的手段,对 FPGA 连线资源进行测试,首先要根据所要测的资源来配置电路。传统的基于 HDL 的配置方法存在待测资源不可控的问题,论文以 Xilinx 公司 Spartan‐3系列 FPGA 连线资源为研究对象,提出了一种基于 XDL 的 FPGA 配置方法,并采用 BIST 测试结构,通过 C ＋＋代码方式生成 XDL 程序,实现对 FPGA 有 CLB 的行列双长线资源、有 CLB 的行列智能型长线资源、无 CLB 的行列双长线资源及无 CLB 行列智能型长线资源的测试,为其它测试配置电路结构的设计及其 xdl 程序编写奠定了基础。     

一种用于FPGA连线资源测试的配置方法

FPGA在实际应用中,故障发生于互连资源的概率远大于逻辑功能块其他故障概率,因而FPGA连线资源测试成为保证其在航空航天等领域高可靠性应用的极为重要的手段,对FPGA连线资源进行测试,首先要根据所要测的资源来配置电路。传统的基于HDL的配置方法存在待测资源不可控的问题,论文以Xilinx公司Spartan-3系列FPGA连线资源为研究对象,提出了一种基于XDL的FPGA配置方法,并采用BIST测试结构,通过C++代码方式生成XDL程序,实现对FPGA有CLB的行列双长线资源、有CLB的行列智能型长线资源、无CLB的行列双长线资源及无CLB行列智能型长线资源的测试,为其它测试配置电路结构的设计及其xdl程序编写奠定了基础。     

FPGA嵌入式测试方法研究

FPGA器件的高密度化,高集成度,使得电路板越来越复杂,从外部对电路板的结构和功能执行测试变得更加困难,因此需要通过对FPGA实现嵌入式测试以便有效降低测试的难度;文中首先对FPGA的嵌入式测试的特点进行了概述,然后针对以FPGA为核心的常见电路进行了嵌入式测试方法研究,并介绍了其核心技术边界扫描测试原理,探讨了具体的实现方案,最后根据其特点简要分析了其应用前景.     

一种多路实时语种识别系统设计与实现

对语种识别系统的算法运算量和复杂度进行分析可知：其前端特征提取和预处理部分运算量较小, 且算法相对灵活; 而后端建模分类部分算法运算量较大且算法相对稳定, 是系统实现大规模并行处理的瓶颈。基于此, 提出了一种DSP+FPGA的系统实现架构, 对前端特征提取采用浮点DSP进行算法实现, 而后端则采用FPGA设计进行算法实现, 并对系统进行了性能测试和资源分析, 验证了设计的合理性。     

FPGA软件测试模型及过程管理研究

FPGA软件测试严重滞后于应用增长的速度,部分领域甚至未将FPGA软件测试纳入测试范畴。在产品的研制过程中,由FPGA设计故障导致的修改调试已成为影响进度和增加成本的瓶颈。因此,文中针对FPGA测试的现状,结合FP-GA设计的特点,对FPGA软件测试的模型和过程管理进行研究,给出一套适合FPGA设计的测试模型和过程管理体系。通过采用规范化、有序化、系统化、面向工程的、面向任务的文档及配套管理手段进行正确引导、组织和实施测试活动,持续改进测试流程中各个阶段工作质量和效用,及早及时地发现和关闭FPGA设计开发过程中存在的缺陷,提高FPGA设计和测试的沟通效率,最终保证FPGA产品的质量,提升客户的满意度。     

TD-LTE综合测试仪表关键模块的研究与实现

在对OFDM调制以及FPGA、DSP、中频接口进行深入研究的基础上,提出了一种TD-LTE系统中下行链路基带信号发送的实现方案,在系统的设计思路和硬件资源上进行了优化。在实际的硬件环境下,通过大量测试,验证了该方案的可行性和有效性。     

FPGA嵌入式系统的Linux设备驱动程序开发

基于FPGA嵌入式系统,在PowerPC架构的Linux2.6操作系统环境下,对通用输入输出接口(GPIO)控制器的驱动,采用平台设备机制进行中断控制管理.通过该管理机制,将GPIO设备本身的资源注册进内核,由内核统一管理.在参照Linux2.6内核源码有关平台设备驱动的基础上,编写和测试了GPIO设备的驱动程序.该驱...     

基于软件测试技术的FPGA测试研究

基于对FPGA系统失效机理的深入分析,提出了软件测试技术在FPGA测试中的应用,并分析了其可行性;通过对比FPGA与软件系统的异同,归纳出FPGA特有的测试要求,从而在软件测试技术的基础上针对FPGA的特点进行改进,形成了一套实用的FPGA测试方法.     

FPGA测试技术及ATE实现

随着FPGA的规模和复杂性的增加,测试显得尤为重要。介绍了SRAM型FPGA的结构概况及FPGA的测试方法,以Xilinx公司的spartan3系列芯片为例,利用检测可编程逻辑资源的多逻辑单元（CLB）混合故障的测试方法,阐述了如何在自动测试系统（ATE）上实现FPGA的在线配置以及功能和参数测试,为FPGA面向应用的测试提供了一种可行的方法。     

FPGA联机测试方法的研究与实现

针对传统的FPGA测试方法存在的问题和缺陷,提出FPGA联机测试的方法。该方法将FPGA联机测试硬件平台安装在个人台式计算机上,通过PCI接口进行数据传输。联机测试应用软件控制FPGA物理测试过程中采样数据存储,嵌入第三方仿真工具软件进行波形显示和分析,降低了测试成本,解决了大数据量测试问题。     

一种FPGA验证与测试的方法介绍

如何快速开发FPGA测试平台以实现FPGA验证与测试是本文的研究重点。基于PC、ATE与自制应用型DUT板,对FPGA验证与测试开发技术进行研究。PC主要完成测试程序下载与调试验证工作,自制应用型DUT板实现对FPGA的配置,ATE等待FPGA配置完成后进行信号输入与输出验证。基于该理论对Xilinx公司的XC2S200进行了实验,实验表明该方法可行并能快速实现测试开发与芯片验证,且具有很好的通用性,可用于其他FPGA芯片的测试、研究与验证。     

A parametric-based performance evaluation and design trade-offs for interconnect architectures using FPGAs for networks-on-chip

Network-on-Chip (NoC) interconnect fabrics are categorized according to trade-offs among latency, throughput, speed, and silicon area, and the correctness and performance of these fabrics in Field-Programmable Gate Array (FPGA) applications are assessed through experimentation and simulation. In this paper, we propose a consistent parametric method for evaluating the FPGA performance of three common on-chip interconnect architectures namely, the Mesh, Torus and Fat-tree architectures. We also investigate how NoC architectures are affected by interconnect and routing parameters, and demonstrate their flexibility and performance through FPGA synthesis and testing of 392 different NoC configurations. In this process, we found that the Flit Data Width (FDW) and Flit Buffer Depth (FBD) parameters have the heaviest impact on FPGA resources, and that these parameters, along with the number of Virtual Channels (VCs), significantly affect reassembly buffering and routing and logic requirements at NoC endpoints. Applying our evaluation technique to a detailed and flexible cycle accurate simulation, we drive the three NoC architectures using benign (Nearest Neighbor and Uniform) and adversarial (Tornado and Random Permutation) traffic patterns with different numbers of VCs, producing a set of load–delay curves. The results show that by strategically tuning the router and interconnect parameters, the Fat-tree network produces the best utilization of FPGA resources in terms of silicon area, clock frequency, critical path delays, network cost, saturation throughput, and latency, whereas the Mesh and Torus networks showed comparatively high resource costs and poor performance under adversarial traffic patterns. From our findings it is clear that the Fat-tree network proved to be more efficient in terms of FPGA resource utilization and is compliant with the current Xilinx FPGA devices. This approach will assist engineers and architects in establishing an early decision in the choice of right interconnects and router parameters for large and complex NoCs. We demonstrate that our approach substantially improves performance under a large variety of experimentation and simulation which confirm its suitability for real systems.     

A Universal BIST Approach for Virtex-Ultrascale Architecture

Interconnected cells, Configurable Logic Blocks (CLBs), and input/output (I/O) pads are all present in every Field Programmable Gate Array (FPGA) structure. The interconnects are formed by the physical paths for connecting the blocks . The combinational and sequential circuits are used in the logic blocks to execute logical functions. The FPGA includes two different tests called interconnect testing and logical testing. Instead of using an additional circuitry, the Built-in-Self-Test (BIST) logic is coded into an FPGA, which is then reconfigured to perform its specific operation after the testing is completed. As a result, additional test circuits for the FPGA board are no longer required. The FPGA BIST has no area overhead or performance reduction issues like conventional BIST. A resource-efficient testing scheme is essential to assure the appropriate operation of FPGA look-up tables for effectively testing the functional operation. In this work, the Configurable Logic Blocks (CLBs) of virtex-ultrascale FPGAs are tested using a BIST with a simple architecture. To evaluate the CLBs’ capabilities including distributed modes of operation of Random Access Memory (RAM), several types of configurations are created. These setups have the ability to identify 100% stuck-at failures in every CLB. This method is suitable for all phases of FPGA testing and has no overhead or performance cost.     

FPGA测试技术研究

随着FPGA的规模和复杂性的增加,测试显得尤为重要。FPGA测试对技术人员极具挑战性。首先介绍了SRAM型FPGA的结构概况,总结出FPGA的测试方法并应用于FPGA电路的实际测试,对FPGA测试技术进行了有益的探索。