AVS解码器中帧内预测算法的硬件实现

概述了AVS视频编解码标准的帧内预测技术,重点分析了帧内预测各种预测模式的算法,并将AVS的帧内预测技术和H.264/AVC标准的帧内预测技术进行了算法复杂度和性能的比较.在此基础上,设计了一种AVS帧内预测模块的硬件实现.并提出了一种可并行处理的计算单元结构.     

帧间预测在支持MBAFF的H.264解码器中的实现

本文主要介绍了H.264解码器中关于宏块级帧场自适应(MBAFF)模式在P帧和B帧中的预测算法,并提出了相应的组织结构和实现方法.通过仿真和功能验证,证明该设计功能稳定,能够满足H.264标准框架下的解码要求.     

基于梯度方向算子的H.264帧内模式选择算法

提出梯度方向算子的概念,基于该算子提出了一种H.264帧内模式快速选择算法。本文首先应用梯度方向算子计算编码宏块中各4×4亮度子块的纹理特征和灰度起伏特征,根据这两种特征参量削减4×4帧内候选预测模式。通过统计宏块中各子块的4×4候选预测模式信息,结合梯度方向强度门限判别法削减宏块的16×16候选预测模式,通过率失真优化算法计算得到最优亮度预测模式。进一步根据亮度宏块和色度宏块的对应关系,在亮度候选预测模式的基础上对色度宏块候选预测模式进行削减,最后计算得到最优色度预测模式。该算法削减了50%以上的帧内预测模式,减少了帧内预测模式选择的运算量,实验表明,该算法能够在峰值信噪比和码流比特率变化轻微的前提下减少50%以上的运算量。      

一种支持H.264与AVS的高效环路滤波器设计

提出一种高效的多模环路滤波器,支持H.264 BP/MP/HP和AVS的视频解码.为实现H.264和AVS滤波结构的复用,对宏块中需要滤波的边界作了修正;使用新颖的混合滤波顺序和宏块分割策略,提高数据的重用率,减小片上缓存;采用并行流水处理等技术提高数据吞吐量.使用65 nm的CMOS工艺库,在200 MHz的工作频率...     

基于H.264的宏块类型空域预测研究

从实验统计数据,论证了宏块类型空域预测的可行性.在此基础上,设定严格的评判准则,提出了对当前宏块的编码类型空域预测方案,并且在H.264测试模型JM7.6上实现了该方案,模拟实验表明:采用了宏块类型空域预测的宏块编码算法,减少了H.264标准算法的无效遍历,在编码效率和图像质量不损的前提下,图像编码时间显著缩短.     

应用模糊隶属度的H.264帧内预测模式快速选择

H.264中采用的率失真优化技术虽然提高了编码效率,但也使计算复杂度增加,影响编码的实时实现。针对这一问题,通过分析H.264中计算复杂度较高的帧内预测模式选择部分,提出一种新的帧内预测模式选择算法。根据模糊隶属度函数预先判断宏块类型,从Intra_4×4和Intra_16×16两种预测模式中选择一种,并通过判断4×4块的纹理方向,减少候选预测模式的数量。实验结果表明,在保持图像性能和码率基本不变的情况下,该算法能有效提高H.264的编码速度,有利于实时应用。     

一种新的H.264/AVC快速帧内预测模式选择判决算法

针对H.264视频编码标准帧内预测模式选择部分计算量大的问题,本文提出了一种快速帧内预测模式选择判决算法。该算法首先提出了一个新的算子,用来描述图像灰度分布信息,作为判断图像复杂程度的依据,进而提出两个对量化系数(QP)自适应的阈值,将图像分为平滑、变化剧烈和特征模糊3种。平滑图像宏块使用Intra_1616模式预测,变化剧烈的宏块使用Intra_44模式预测,特征模糊的宏块使用标准算法预测。实验结果表明,该优化算法能在保证很好的图像质量的同时,使帧内模式选择计算次数减少30%以上,而且对传输码率基本没有影响。     

基于区域最大概率准则的帧内预测模式编码算法

,H.264标准中亮度分量的9种帧内预测模式的序号是预先设定的,这对于具体的视频序列并不是最优的.为了进一步提高帧内编码的效率,通过对帧内预测编码算法的深入研究,利用相邻宏块间的纹理相关性和预测模式的方向性,提出一种新的帧内预测模式编码算法.通过在和当前编码块纹理相关性最大的区域中动态的统计出各个预测模式的使用概率,然后根据预测模式使用概率的大小来计算当前块的最可能编码模式.实验结果表明:与H.264参考模型JM86相比,该算法可以显著提高当前图像块的最优预测模式和最可能预测模式的匹配概率,使预测模式信息编码所需要的比特数平均减少5%～7%,从而降低了编码后的码率,而峰值信噪比(PSNR)基本保持不变.     

H.264/AVC帧内预测模式选择的快速算法研究

H.264/AVC标准引入RDO技术计算帧内预测最优模式,提高编码效率,但同时RDO技术的引入极大提升编码端的计算复杂度.提出了一种针对帧内预测4×4亮度块的快速模式选择算法,该算法利用亮度块SATD值与RDO技术间的相关性,优化原有算法.实验结果表明,算法能在基本不影响图像原有质量的情况下,较大程度减少编码H.264序列所需时间.     

H.264帧内预测模式快速判定算法研究

帧内预测作为H.264中提高编码效率的重要部分,其采用了率失真优化技术（RDO）进行预测模式的选择,但同时编码复杂度和计算量也明显增加.为此,提出一种快速判定算法.该算法利用区域图像的质心坐标对区域图像的平坦性和方向性进行判断,算法通过判断宏块的平坦性提前选定块大小,根据4×4块的纹理方向,确定预测模式集,降低算法复杂度.实验结果表明,与H.264标准参考编解码器JM8.6相比,所提算法编码时间节省50％以上,峰值信噪比和码率变化不大.     

An architecture of entropy decoder,inverse quantiser and predictor for multi-standard video decoding

A VLSI architecture for entropy decoder, inverse quantiser and predictor is proposed in this article. This architecture is used for decoding video streams of three standards on a single chip, i.e. H.264/AVC, AVS (China National Audio Video coding Standard) and MPEG2. The proposed scheme is called MPMP (Macro-block-Parallel based Multilevel Pipeline), which is intended to improve the decoding performance to satisfy the real-time requirements while maintaining a reasonable area and power consumption. Several techniques, such as slice level pipeline, MB (Macro-Block) level pipeline, MB level parallel, etc., are adopted. Input and output buffers for the inverse quantiser and predictor are shared by the decoding engines for H.264, AVS and MPEG2, therefore effectively reducing the implementation overhead. Simulation shows that decoding process consumes 512, 435 and 438 clock cycles per MB in H.264, AVS and MPEG2, respectively. Owing to the proposed techniques, the video decoder can support H.264 HP (High Profile) 1920 × 1088@30fps (frame per second) streams, AVS JP (Jizhun Profile) 1920 × 1088@41fps streams and MPEG2 MP (Main Profile) 1920 × 1088@39fps streams when exploiting a 200 MHz working frequency.     

H.264和AVS多模视频解码器中运动矢量预测的硬件实现

文章比较了H.264和AVS两个标准在运动补偿中运动矢量预测算法的差别,提出了一种实现H.264中主档次（main profile）下的第4级别（level 4）和AVS中的基准档次面向高清应用时运动矢量预测复用的硬件结构.提出了一种新颖的缓存管理更新机制,极限情况下用于运动矢量的片上缓存大小减少了75%.用FPGA验证结果表明资源占用情况是单独实现AVS的2.3倍,是单独同时实现两个标准的70%.能实现对1080i 30Hz高清图像实时解码.     

An efficient VLSI architecture for CBAC of AVS HDTV decoder

Context-based Binary Arithmetic Coding (CBAC) is a normative part of the newest X Profile of Advanced Audio Video coding Standard (AVS). This paper presents an efficient VLSI architecture for CBAC decoding in AVS. Compared with CBAC in H.264/AVC, the simpler binarization methods and context selection schemes are adopted in AVS. In order to avoid the slow multiplications, the traditional arithmetic calculation is transformed to the logarithm domain. Although these features can obtain better balance between the compression gain and implementation cost, it still brings huge challenge for high-throughput implementation. The fact that current bin decoding depends on previous bin results in long latency and limits overall system performance. In this paper, we present a software–hardware co-design by using bin distribution feature. A novel pipeline-based architecture is proposed where the arithmetic decoding engine works in parallel with the context maintainer. A finite state machine (FSM) is used to control the decoding procedure flexibly and the context scheduling is organized carefully to minimize the access times of context RAMs. In addition, the critical path is optimized for the timing. The proposed implementation can work at 150 MHz and achieve the real-time AVS CBAC decoding for 1080i HDTV video.     

一种快速的H.264到AVS帧内模式决策算法

利用从H．264解码中得到的帧内预测方向和非零DCT系数来估计AVS编码中的预测方向,以减少AVS帧内预测所需的时间。仿真结果显示新算法可以在保持较好图像质量的同时节省至少56％的运算量。     

A Cost-Shared Quantization Algorithm and Its Implementation for Multi-Standard Video Codecs

Due to the growing demand of digital convergence, there is a need to have a video encoder/decoder (codec) that is capable of supporting multiple video standards on a single platform. High Efficiency Video Coding (HEVC), successor to H.264/MPEG-4 AVC, is a new standard under development that aims to substantially improve coding efficiency compared to AVC High Profile. This paper presents an efficient architecture based on a resource sharing strategy that can perform the quantization operation of the emerging HEVC encoder and six other video encoders: H.264/AVC, AVS, VC-1, MPEG-2, MPEG-4, and Motion JPEG (MJPEG). Since HEVC is still in the drafting stage, the proposed architecture is designed in such a way that any final changes can be accommodated into the design. The proposed quantizer architecture is completely division-free, as the division operation is replaced by shift and addition operations for all the codecs. The design is implemented on an FPGA and later synthesized in CMOS 0.18 μm technology. While working at 190 MHz, the design can decode a 1080p HD video at up to 61 frames per second. The multi-codec architecture is also suitable for low-cost VLSI implementation.     

基于DSP平台的H.264编码器的优化与实现

针对H.264编码器的复杂度很高和基于DSP平台的H.264编码器的实时处理实现难度很大的问题,该文首先介绍了H.264标准基本档次的编码结构,对影响编码速度的原因进行了深入的分析。然后针对TMS320DM642芯片的特点,提出一些优化实现方案,最终在DSP平台上实时实现了H.264基本档次编码器。测试结果表明,经过优化,H.264编码器的处理速度有了很大的提高,对于CIF格式的视频序列能够满足视频编码的实时处理要求。     

基于改进KNN算法的AVS到H.264/AVC 快速转码方法

尽管音视频编码标准(Audio and Video Coding Standard,AVS)的编码性能可以与H.264相媲美,但是H.264的应用范围更加广泛,因此视频由AVS标准转码成H.264标准具有很大的应用前景.目前,主流的转码方法是将AVS的分块模式与H.264的分块模式映射的方式降低转码复杂度,但是技术之间的差异导致这两种标准之间的分块模式并不是一一映射的关系,因此会导致编码效率大幅度降低.提出一种基于改进KNN(K最邻近节点)算法的AVS到H.264/AVC快速转码方法.充分利用了AVS码流中的各种信息,通过改进的KNN算法建立了中间信息和H.264分块模式之间的映射模型.根据AVS中运动矢量信息的差异自适应确定H.264可能的分块模式,实验结果表明上述问题得到有效解决,该算法在保证H.264编码效率的前提下大幅降低了转码复杂度.     

AVS和H.264通用IDCT模块的建模与验证

H.264和AVS协议在算法上有一定的相似性,IDCT算法的特性说明它适合被用来硬件加速.使用ARM的ESL工具SoC Designer,对AVS和H.264的算法模块IDCT进行复用建模,设计出一个能同时解码AVS和H.264码流的通用解码器的验证模型.