一种高分辨率自校准单积分型A/D转换器

提出一种具有自校准功能的单积分型高精度A/D转换器.分析了电路原理和电路结构,阐述了如何通过自校准功能提高积分型A/D转换器的性能;给出了A/D转换器结构和测试波形.测试结果表明,设计的A/D转换器采样率为3.3 kSPS,分辨率为14位,相对精度可达0.01%.     

一种用于高速高精度A/D转换器的时钟自举电路

设计了一种双电容结构时钟自举电路,分析了电路工作原理,用Cadence Spectre仿真器和0.35μm CMOS PDK进行电路前仿真和后仿真.仿真结果表明,设计的双电容结构时钟自举电路能使采样电路线性度达到110dB以上,该电路已用于16位A/D转换器的设计并流片.经测试,采用该结构的16位A/D转换器的SFDR为96.25dB(FS),信噪比为76.45dB(FS).     

一种用于高速14位A/D转换器的采样/保持电路

介绍了一种采用0.35 μm CMOS工艺的开关电容结构采样/保持电路.电路采用差分单位增益结构,通过时序控制,降低了沟道注入电荷的影响;采用折叠共源共栅增益增强结构放大器,获得了要求的增益和带宽.经过电路模拟仿真,采样/保持电路在80 MSPS、输入信号(Vpp)为2 V、电源电压3 V时,最大谐波失真为-90 dB.该电路应用于一款80 MSPS 14位流水线结构A/D转换器.测试结果显示:A/D转换器的DNL为0.8/-0.9 LSB,INL为3.1/-3.7 LSB,SNR为70.2 dB,SFDR为89.3 dB.     

一种超高速10位D/A转换器的设计

设计了一种超高速差分电流舵10位D/A转换器.该D/A转换器电路由8路分时复用器、5-31"温度计"译码器、快速转换电流开关和恒流源阵列等单元组成,采用0.35 μm SiGe BiCMOS标准工艺制造.该10位D/A转换器的数据更新率达到1 GSPS.介绍了电路实现原理和各单元的结构及设计思想,给出了电路仿真结果,并对实际电路进行了测试和分析.结果表明,该10位D/A转换器具有精度高、速度快、通用性强等优点.     

一种40 MSPS 10位流水折叠分级式A/D转换器

探讨和研究基于流水线(Pipelined)技术的折叠分级式A/D转换器(ADC),理论分析了它的原理和一般结构,给出了一个具体结构的ADC框图和具体的折叠电路,并得出了实际制作的ADC的测试图。该折叠分级式ADC的输入频率可达到1 MHz,2级折叠电路产生的高2位加上子ADC产生的8位,使A/D转换器可达到10位的分辨率,采样率最大为40 MSPS。     

一种12位50 MSPS流水线逐次逼近A/D转换器

提出了一种两相非交叠时钟双SHA结构的12位50 MSPS流水线逐次逼近A/D转换器。电路在OrCAD/PSpice10.5平台上进行仿真和测试。结果表明,该A/D转换器最高采样速率为50 MSPS。在0.05 MHz和0.10 MHz信号输入下,有效位数分别为11.4位和10.7位;在2.00 MHz和4.00 MHz下,有效位数分别为7.4位和7.1位。给出了A/D转换器的总体结构和模块结构,以及测试波形和动态测试结果。     

16位逐次逼近A/D转换器熔丝误差修调技术

提出了一种提高16位逐次逼近(SAR)A/D转换器精度的熔丝误差修调技术。该技术用于提高A/D转换器内部核心模块—16位DAC的精度,从而达到提高整个A/D转换器精度的目的。电路采用标准CMOS工艺流片。测试结果显示,熔丝误差修调后,常温下,电路的INL为2.5 LSB,SNR为88.8 dB,零点误差EZ为1.1 LSB;修调后,A/D转换器有效位数ENOB从12.56位提高到14.46位。     

7位80MS/s电流模式折叠分级式模数转换器

提出了一种基于电流模式的折叠分级式A/D转换器(ADC),分析了电路原理和结构,阐述了如何提高ADC的性能。测试表明,电路已达到相关性能指标。转换速率为80MS/s,在3.0MHz输入信号下的信噪失真比(SINAD)为44.4dB,有效位数(ENOB)为7.1位。给出了已实现ADC电路的结构、测试波形和动态性能测试结果。     

一种14位400MS/S分段型电流舵DAC的设计

基于TSMC O.25μm CMOS工艺,采用分段开关电流结构,设计了一种基于2.5 V电源电压的14位400MS/s D/A转换器.该D/A转换器内置高精度带隙基准源、高速开关驱动电路和改进的Cascode单位电流源电路,以提高性能.D/A转换器的积分非线性(INL)和微分非线性(DNL)均小于0.5 LSB.在400 MHz采样频率、199.8 MHz输出信号频率时,其无杂散动态范围(SFDR)达到85.4 dB.     

基于模拟余量A2理论的2位40 MSPS ADC+和2+4位40 MSPS ADC

实施一种新的解决方案,将能输出模拟余量A2的独特ADC 应用于各类A/D转换器芯片,以构成性能扩展的复合A/D转换器.该ADC 是折叠式2位40 MSPS A/D转换器,应用于分级流水结构的4位40 MSPS A/D转换器,构成了复合2 4位40 MSPS A/D转换器.给出了实际电路的理论分析和实验测试结果,表明了此种解决方案的可行性及优点.     

A/D和D/A转换器

7846RP 16位D/A转换器适合于空间飞行应用,根据 轨道不同,可以承受高于100krad（千拉德）的辐射。该转 换器具有正和负基准输入特性,并有一个片上输出放大器, 用户可以选择单极或者双极输出。     

A/D和D/A转换器IC

代码转换器提高DSP效率 TLV320AIC10 16位代码转换器提供连续数据传输,可支持DSP自动缓冲单元,减少因缓冲(最高达64kB)不足而引起的中断。该器件特性有每秒22k的采样速率,一个串行接口,增益范围为-36～24dB的可编程增益放大器,一个2:1模拟多路复用器,以及节能备用模式。其它性能包括:工作电压3～5.5V,在采样速率为每秒8k时功耗为39mW。     

A/D and D/A conversion for telecommunication

Emerging telecom systems such as ADSL and VDSL demand state-of-the-art high speed and high resolution analog-to-digital converters (ADCs) and digital-to-analog converters (DBCs). Moreover, cost and power consumption issues require the use of specific A/D and D/A architectures to achieve the wanted resolution at the required speed at minimum power. In the first part of this article we present an overview of the various ADC and DAC architectures used in Alcatel Telecom systems over the past 15 years, with an emphasis placed on the evolution of ADCs and DACs for today's asymmetrical-digital-subscriber-loop (ADSL) applications. We then discuss design considerations for high-speed and high resolution ADCs for future very-high-data-rate digital subscriber-line (VDSL) technology     

CISPR/A

1 CISPR/A一年来发布的新标准 分会主席Stecher先生通报了一年来IEC发布的由A分会制定的CISPR 16基础系列标准(含FDIS). (1) 2014年6月发布CISPR 16-1-1 Amd2 Ed.3.0(FDIS),主要修改内容为新增规范性附录J“接收机外接前置放大器的要求”.