基于最速下降法的可制造性模型

可制造性设计技术使设计者尽早得到设计版图能否被制造的信息，以减少交流等待的时间。为此，提出一种可制造性模型，用一个或者多个卷积核描述设计版图和轮廓之间的关系，用最速下降法求得，求解过程仅需要输入版图和轮廓对。实验结果表明，该模型能够对设计版图的结果进行较好的预测，与通过光刻模型仿真结果之间的误差在1.8%以内。     

自动布局布线及验证研究

介绍了在超大规模集成电路版图设计过程中,布局布线时电源、时钟、总线和信号线的布线要点,针对电源的布局设计和时钟网络的设计进行重点讨论;同时讨论了几何设计规则检查、电学设计规则检查和版图/电路图网表匹配检查三种版图验证手段。     

集成电路版图设计的技巧

集成电路版图设计是把设计思想转化为设计图纸的过程，包括数字电路和模拟电路设计。本文针对数字电路，论述了版图设计过程，验证方法，以及如何通过合理的布局规划，设计出高性能、低功耗、低成本、能实际可靠工作的芯片版图。     

如何将天线ADS版图转换成Protel的PCB图

采用先进的射频仿真软件ADS(Advanced Design System)可以方便有效地设计诸如微带天线之类的平面结构天线。完成ADS版图设计后,由于大多数PCB产家并不能直接根据ADS版图制版,需要把ADS版图转换到Protel PCB图,这是个难点。经过探索总结,可将ADS版图转换成Gerber文件,再用Protel将Gerber文件导入到PCB后,再铺铜。对于简单天线图案可手工铺铜,但对于复杂图案就比较难手工铺铜了。经过大量实践总结了一套方法可以实现复杂天线图案的自动铺铜。     

适用于PCI-E接口的高速FIFO电路设计

论文给出了一种适用于PCI-Express接口的用0.18μm标准CMOS工艺实现的基于动态存储器(DRAM)内核的高速大容量先入先出存储器(FIFO)电路及其版图设计.电路采用分块和Cell级连技术实现了高速、大容量的存储模块,外围电路用硬件描述语言(HDL)描述,存储模块版图用SKILL语言和ROD (Relative Object Design)编程实现,DRAM内核工作时钟频率达500M.     

深亚微米高性能微处理器运算单元的设计

介绍了基于0.18微米的微处理器运算单元的设计实现。以乘法器的设计实现为例，给出乘法嚣的版图设计和电路仿真结果，还给出整体芯片的版图设计方法，并列举了在版图设计中对深亚微米设计问题的考虑。     

射频模块中晶振对电磁兼容影响研究

提出了一种SoC芯片时钟方案，并设计了两种版图方案。针对模块中产生电磁干扰的原因进行分析，通过判断信号间隔离度仿真结果，可提前识别版图方案中是否存在信号间干扰风险，进而恶化SoC芯片输出模拟信号质量。根据信号间隔离度仿真结果指导版图设计，并给出优化版图方法，改善了信号间隔离度性能。测试结果表明，版图设计两种方案的仿真结果与实测结果吻合，验证了仿真结果的准确性、可参考性。     

AES加密算法中S-BOX的算法与VLSI实现

基于GF(24)域映射的方法,采用定制方式完成了AES加密算法中关键部件S-Box的设计与实现。设计上基于中芯国际(SMIC)的0.18滋m1P6M设计工艺,经过电路设计与验证、电路仿真、版图设计与验证、版图后仿真得到最终物理版图实现。经过与基于自动综合和布局布线得到的设计的时延和面积的比较,证明该设计是有效的。     

中大功率达林顿管版图设计

基于70 V高压双极型工艺,设计了一种中大功率达林顿阵列版图结构。该结构适用于单片高压功率器件输出级版图,采用单元阵列对称叉指结构,具有大电流驱动能力、散热均匀、稳定性好、面积利用率高等特点。叉指状发射极和基极保证了较高的速度,同时兼顾了阵列功率管的匹配性和对称性。叉指状基极的两侧式设计增大了有效发射极周长,提高了电流传导能力。改进后的等平面布线,降低了功率版图受布线台阶影响。版图设计经验证后,具有输出9 A大电流的能力。     

面向三维实体建模的MEMS设计方法

根据"所见即所得"的设计理念,提出了一种面向三维实体建模的MEMS设计方法,实现了从三维实体到系统级模型或工艺版图的设计流程,使设计者可以首先直接建立器件的三维实体模型,在完成有限元分析后,可以通过组件映射和宏模型提取的方式获得系统级模型,再通过自动版图转换得到相应的工艺版图.此设计方法可以提高设计效率,并且保证了模型...     

CMOS单元电路版图的自动设计

本文描述了ＣＭＯＳ单元电路版图自动设计程序是自动电路版图设计系统的一个组成部分，它通过一列变换，将单元电器描述翻译成单元电路版图的几何描述。其特点是允许单元内多端口线网布和允许在单元四周指定端口，并对单元电路版图进行优化，因此，只要输入单元电路描述，便可自动产生单元电路的版图文件。     

IC设计中的建库技术研究及实现

随着数字电子技术的迅速发展,基于设计的标准单元已经成为主流的设计风格。主要改进了标准单元库中版图库的建库技术,接着结合与门版图设计实例详细讲解了这些建库技术的应用。     

DJS06-1微型计算机使用的N618ACRAM研究报告

本研究报告总结了DJS061-1微型计算机所用N618AC全静态随机存贮器的研制工作。论述了电路的工作原理、电路设计、版图设计、成品率和稳定性可靠性的研究,分析并给出了有关的主要研究成果。     

IC设计中的建库技术研究及实现

随着数字电子技术的迅速发展,基于设计的标准单元已经成为主流的设计风格.主要改进了标准单元库中版图库的建库技术,接着结合与门版图设计实例详细讲解了这些建库技术的应用.     

Amodgen:基于约束的CMOS模拟电路器件版图生成器

器件版图生成是模拟电路版图设计自动化的关键问题之一,为了使ＭＯＳ器件版图的性能、形状、面积能在生成阶段得到综合优化,从而有助于解决高层次的模拟电路模块间的布局和布线问题,提出了一种新的模拟电路器件版图生成方案,并开发了基于几何约束、寄生约束、匹配约束的模块生成器Ａｍｏｄｇｅｎ,Ａｍｏｄｇｅｎ针对不同的器件采用不同的版图结构,如ＭＯＳ晶体管的交指（ｉｎｔｅｒｄｉｇｉｔｉｚｅ）结构,电容的同心阵列结构     

一个多功能LSI版图校验及处理系统JC-81

人工设计和半自动设计的LSI版图,由于人的干预难免因疏忽而产生错误,版图校验程序是用来检查版图错误的有效工具。本文介绍了一个多功能的LSI版图校验和处理系统JC-81,它具有逻辑运算、拓扑分析、几何计算的功能,能处理正交、任意角度斜交和中空图形。由于系统采用了改进的“局部化有序矢量法”即“三合一双扫描”算法、“多重索引触迹法”、分区等扫描技术,使得系统总的计算复杂性达到O(nlog_2n),n为版图中的图形数。 JC-81系统还具有一个灵活、通用的版图分析语言,用户借助于它不但可进行单层图形的最小宽度、最小问距、最小面积的检查,而且可进行诸如覆盖、露头、套刻、特殊间距或宽度、沟道长度的检查。系统设置了自动、批处理、交互实时处理等多种操作方式以及打印、显示和绘图等多种输出方式。系统和工艺无关,和设计方法无关,和版图编辑系统无关。     

CMOS模拟集成电路版图设计

由于模拟集成电路的性能与版图设计密切相关,着重介绍了CMOS模拟电路版图设计的一般思路,优化器件结构和平面布局使寄生效应对电路性能的影响降至最低。     

基于软件的集成电路版图提取系统设计

在分析了若干传统图像分割算法的基础上,通过对某些传统算法的改进,应用于集成电路版图提取过程,并结合集成电路版图自身的特点提出了一个合并算法。最后介绍了一个完整的用软件方法实现的集成电路版图提取系统。     

电子产品VM SMT中PCB版图的恢复研究

在电子产品虚拟制造（Virtual manufacturing,VM)系统的研发中,表面贴装（SMT）是不可缺少的一个功能,SMT的基础又是所设计电路的PCB版图。该文提出VMSMT贴装软件应是数据驱动式的仿真软件,并以CAD软件protel98为对象,研究了其PCB版图信息,设计了算法,可利用该格式数据库恢复所设计的PCB版图,该软件为下一步实现电子产品VM系统SMT模块解决了一个基本问题。     

AISCE：一个超大规模集成电路结构级版图自动综合系统

本文从设计思想和实现路线两方面介绍了一个超大规模集成电路的自动化设计系统－ＡＩＳＣＥ系统。这是一个结构级版图自动综合系统，针对不同的设计，可以采用结构级硬件描述语言对电路进行描述，并通过优化和综合自动产生最终版图；也可以通过逻辑图编辑器对电路进行交互式编辑或通过输入电路网表对电路进行版图综合产生最终版图，对系统实际使用的验证表明，该系统具有较高的执行效率和广泛的应用前景。