RS(31,27)高速编译码器的FPGA实现

RS码是目前最有效、应用最广泛的差错控制编码方法之一.该文深入研究了RS编解码的原理,对相关算法进行优化.并在FPGA上实现了(31,27)编解码器.由仿真结果验证了该编解码器占用系统资源少,运行时间快,能够满足通信系统上的要求.     

一种高速LDPC编译码器的设计与实现

分析了基于欧氏几何的LDPC码校验矩阵、生成矩阵的设计方法,讨论了硬件可实现的并行编码器、解码器应具有的结构特点。采用此方法设计了一个长度8176bit、码率3/4的LDPC码。该码字的编码矩阵、解码矩阵都为准循环矩阵,因此非常易于FPGA或ASIC实现,对RAM容量和逻辑单元数量的需求很小,理论吞吐率可达250Mb/s。建立了一个基于FPGA的码字性能测试平台,实测结果表明,该码字的误码平底至少在BER=10-9以下,其性能距离香农限不大于1.4dB。     

高速RS(31,15)编译码器的FPGA实现

RS码由于具有优良的纠错能力而得到广泛应用。在军事通信中常以RS(31, 15)作为首选码。本文用一片现场可编程门阵列 (FPGA)芯片实现了高速RS(31, 15)编译码器。该编译码器具有体积小、性能稳定、工作速度高等优点。     

全光CDMA编译码器

主要介绍了几种全光CDMA编译码器，即质数编译码器、梯形网络编译码器和光谱编译码器。着重讨论了它们的原理、特性和应用前景。     

新型编译码器的应用

编码器 MC145026和译码器 MC145027、MC145028是美国莫托罗拉公司80年代中期产品,它们在实现多路遥控中具有电路简单、抗干扰性能强、工作稳定可靠、系统及功能容易组合和扩展等优点,广泛应用于工业控制、家用电器及其它电子产品。本文以四通道遥控电源开关为例,介绍新型编、译码电路的应用。     

高速VITERBI译码器的研究与设计

设计了一个高速(2,1,6)Viterbi译码器,通过采用并行基-4结构和比特级进位保存算法(Carry-Save Arith-metic),改进了Viterbi算法中加-比-选单元(Add-Gmapare-Sdect Unit)的结构,消除传统行波进位加法(Ripple-CarryAdder)结构中的进位链,缩减了Viterbi译码器的关键路径,从而提高译码速度,可用在中、高速数字通信的不同应用场合中.     

基于FPGA的卷积码编译码器

基于卷积码的编译码原理,使用VHDL语言和FPGA芯片设计并实现了(2,1,3)卷积码编译码器.其中译码器设计采用"截尾"的Viterbi译码算法,在支路量度计算、路径量度和译码路径的更新与存储以及判决与输出等环节的实现中采取了若干有效措施,节省了存储空间,提高了设计性能.最后通过仿真验证了设计的正确性与合理性.     

数控增量调制编译码器的设计

本文阐述一种数字控制的增量调制(D.C.D.M.)方法,也明了DCDM调制器和解调器的工作原理及其设计方法,详细讨论了语言传输的质量.用这种编译码方法的测试结果与理论分析相当一致.利用40KC取样频率,可以获得高质量的语言传输,有利于采用集成电路工艺.     

高速维特比译码器的设计

本文实现了高速(2,1,7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能的前提下,采用了一系列的简化设计,从而使译码器输出数据的速率达到160Mbps。     

实现和优化Turbo编译码器

介绍了Turbo编译码器的实现及优化过程.     

单片集成PCM编译码器

本文介绍一种应用于传输与交换的单片PCM编译码器。器件采用双层多晶硅E/DNMOS工艺制作,芯片有效面积为13.28mm~2。芯片系统结构具有可变时隙功能。传输特性测试取得了满意的结果。     

Turbo码高速译码器设计

Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。     

基于CPLD的HDB3编译码器

通过对HDB3编译码原理的分析,提出了一种基于可编程逻辑器件EPM7064SLC44和模拟开关4052实现HDB3编译码的方法,给出了硬件设计电路图、软件设计流程和HDB3编译码器的仿真波形.此实现方法具有硬件设计简单、运行速度快、成本低等优点.同时由于CPLD可重复编程的特点,可以对它进行在线修改,便于设备的调试和运行.此编译码器已经过实际测试,运行稳定可靠,可用于实际电路中.     

基于FPGA的磁盘编译码器设计

本文针对磁盘数据存储问题,采用FPGA设计了磁盘编译码器。本设计采用状态机进行变长信源字的有效识别;利用缓冲存储器实现变速输入、恒速输出;使用MAX＋PLUSII中的可调参数宏模块LPM_ROM,既充分利用片内资源,又减少编程量。设计完成后进行了综合仿真,结果表明该编译码器可以正常工作。     

世界上最小的彩色图像编译码器

据《NTT评论》1991年3月号报道,NTT已成功地开发出了世界上最小的ISDN彩色图像编译码器。此编译码器完安符合国际电话电报通信咨询委员会(CCITT)的建议和根据这些建议制定的电信技术委员会(TTC-日本的电信标准组织)的标准。这种新开发的编译码器比目前市场上能买到的编译码器体积小、价格便宜。它将一     

相对码编译码器的软硬件设计

根据统一安全框本文对相对码进行深入理解,并简要阐述了相对码编译码器的原理。通过C语言编译环境,实现了编译码器的软件设计：基于Quartusll9．0软件平台;对设计的编译码器的硬件电路进行波形仿真。经比较得出：由相对码原理得出的结果、软件设计结果及硬件设计结果三者是一致的,验证了编译码器的软硬件设计的正确性。最后,简要简述了相对码在实际中的应用。     

高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。