一种高速采样/保持电路的设计与分析

介绍了一种高速采样/保持电路,分析了电路的非线性效应。该电路基于0.18μm GeSi BiCMOS工艺,采用全差分开环结构,通过射极负反馈和前馈误差放大器来改善输入缓冲放大器的线性度。采用交换式射极跟随器开关,可以提高电路的采样速度,减小谐波失真。三级级联的输出缓冲减小了下垂率,并增大对后级电路的驱动能力。在3.3V电源电压和500fF负载电容下,采用Cadence Spectre进行仿真分析。结果显示,在相干采样模式下,采样率为1.28GS/s时,在27℃温度下,整个电路的SFDR为77dB,THD为-68.38dB,功耗为133mW;采样率为2.5GS/s时,各个温度下均满足8位的精度要求,可用于高速A/D转换器。     

一种CMOS超高速主从式采样/保持电路

基于65 nm CMOS工艺,设计了一种新型的CMOS主从式采样/保持电路。采用全差分开环主从式的双通道采样结构,提高了电路的线性度。采用负电压产生技术,解决了纳米级工艺下电源电压低的问题。采用Cadence Spectre软件对电路进行仿真分析。仿真结果显示,在1.9 V电源电压、相干采样下,当输入频率为1.247 5 GHz,峰-峰值为0.4 V的正弦波信号,采样率为2.5 GS/s,负载为0.8 pF时,电路的无杂散动态范围(SFDR)为78.31 dB,总谐波失真(THD)为－75.69 dB,有效位为11.51位,可用于超高速A/D转换器中。     

一种8位250 MHz采样保持电路的设计

介绍了一种采用0.35μm BiCMOS工艺的双路双差分采样保持电路。该电路分辨率为8位,采样率达到250 MSPS。该电路新颖的特点为利用交替工作方式,降低了电路对速度的要求。经过电路模拟仿真,在250 MSPS,输入信号为Vp-p=1 V,电源电压3.3 V时,信噪比(SNR)为55.8 dB,积分线性误差(INL)和微分线性误差(DNL)均小于8位A/D转换器的±0.2 LSB,电源电流为28 mA。样品测试结果:SNR为47.6 dB,INL、DNL小于8位A/D转换器的±0.8 LSB。     

一种用于流水线A/D转换器的低功耗采样/保持电路

文章介绍了一种适用于10位20MS／s流水线A／D转换器的采样／保持（S／H）电路。该电路为开关电容结构，以0．6μm DPDM CMOS工艺实现。采用差分信号输入结构，降低对共模噪声的敏感度，共模反馈电路的设计稳定了共模输出，以达到高精度。该S／H电路采用低功耗运算跨导放大器（OTA），在5V电源电压下，功耗仅为5mW。基于该S／H电路的流水线A／D转换器在20MHz采样率下，信噪比（SNR）为58dB，功耗为49mW。     

一种100 MHz采样频率CMOS采样/保持电路

设计了一种高速采样保持电路。该电路采用套筒级联增益自举运算放大器,可在达到高增益高带宽的同时最大程度地减小功耗;优化了采样开关,获得了良好的线性度,减少了输出误差;电路的采样频率达到100 MHz。采用Charter半导体公司的0.35μm标准CMOS工艺库,对整体电路和分块电路进行了性能分析和仿真。     

一种CMOS高速采样/保持放大器

文章分析了采样／保持电路的基本原理，设计了一种CMOS高速采样／保持放大器，采样频率可达到50MHz，并用TSMC的0．35μm标准CMOS工艺库模拟了整体电路和分块电路的性能。     

一种用于高速高精度A/D转换器的时钟自举电路

设计了一种双电容结构时钟自举电路,分析了电路工作原理,用Cadence Spectre仿真器和0.35μm CMOS PDK进行电路前仿真和后仿真.仿真结果表明,设计的双电容结构时钟自举电路能使采样电路线性度达到110dB以上,该电路已用于16位A/D转换器的设计并流片.经测试,采用该结构的16位A/D转换器的SFDR为96.25dB(FS),信噪比为76.45dB(FS).     

一种14位125MHz采样/保持电路的设计

设计了一种高性能采样/保持(S/H)电路,采用全差分电容翻转型的主体结构,有效减小了噪声和功耗.在电路设计中,采用栅压自举开关,极大地减小了非线性失真,同时,有效地抑制了输入信号的直流偏移.采样/保持放大器电路采用折叠共源共栅结构,由于深亚微米工艺中器件本征增益减小,S/H电路为达到更高增益,采用增益提升技术.设计的采样/保持电路采用0.18μm1P5M工艺实现,在1.8V电源电压、125 MHz采样速率下,输出差动摆幅达到2 V(VP-P),输入信号到奈奎斯特频率时仍能达到98 dB以上的无杂散动态范围(SFDR),其性能满足14位精度、125MHz转换速率的流水线ADC要求.     

14位流水线A/D转换器采样电容值的优化

针对14位流水线A/D转换器中各级采样电容值的优化问题,提出了在系统模型中加入热噪声模型的方法。在14位流水线A/D转换器结构下,通过系统级仿真,得出采样保持放大器(SHA)的采样电容Cs必须大于10 pF,第一级余数放大器的采样电容必须大于2 pF,才能使有限的采样电容引起系统信噪比的衰减小于1 dB的结论。     

一种用于高速高精度A/D转换器的时钟稳定电路

设计了一种完全满足高速高精度流水线A/D转换器的时钟稳定电路.通过在延迟环路中加入启动电路,使环路能在小于300 ns内快速锁定占空比,锁定精度为50%±1%.拥有20%～80%的占空比输入,且能很好地抑制外部时钟抖动,时钟抖动小于100 fs.电路采用0.35 μm工艺制作,芯片面积为0.5 mm×0.3 mm,在3.3 V电源电压下,功耗小于78 mW.     

用于10位100 MS/s流水线A/D转换器的采样保持电路

设计了一个用于10位100 MHz采样频率的流水线A/D转换器的采样保持电路。选取了电容翻转结构;设计了全差分套筒式增益自举放大器,可以在不到5 ns内稳定在最终值的0.01%内;改进了栅压自举开关,减少了与输入信号相关的非线性失真,提高了线性度。采用TSMC 0.25μm CMOS工艺,2.5 V电源电压,对电路进行了仿真和性能验证,并给出仿真结果。所设计的采样保持电路满足100 MHz采样频率10位A/D转换器的性能要求。     

一种全差分CMOS采样/保持电路

文章对影响采样/保持电路精度的电荷注入效应和时钟馈通效应进行了分析,提出了一种全差分CMOS采样/保持电路的设计方案,有效地消除了电荷注入效应误差和时钟馈通误差,极大地减小了其非线性误差,并保证了较高的精度。设计的电路采用TSMC 0.35μm CMOS工艺提供的PDK,在Cadence SpectreS环境下进行仿真验证。测试结果表明,电路信噪比达-81 dB,积分非线性为±0.25 LSB。该电路已运用到一种高速高精度A/D转换器中,性能良好。     

High-Speed CMOS Track/Hold Circuit Design

This paper describes the design of a high-speed CMOSTrack/Hold circuit in front of an ADC. The Track/Hold circuit employsdifferential open-loop architecture, very linear source follower inputbuffers, NMOS sampling switches and bootstrap sampling-switch drivercircuits for high-speed operation with 3.3 V supply voltage. SPICEsimulations with MOSIS 0.35 m CMOS BSIM3v3 parameters showed thatit achieves a signal-to-(noise+distortion)-ratio (SNDR) of morethan 50 dB for up to 100 MHz sinusoidal input at 200 MS/s with 40 mWpower consumption.     

一种用于数模转换器的电流-电压转换电路

介绍了一种用于数模转换器的电流 电压转换电路。在数模转换器的负载电阻片内集成的情况下 ,利用文中提出的电流 电压转换电路 ,数模转换器实现了要求的宽摆幅电平输出 (全“0”输入时 ,输出低电平 - 3V ;全“1”输入时 ,输出高电平 3 5V)。整个数模转换器电路用 1 2 μm双层金属双层多晶硅n阱CMOS工艺实现。其积分非线性误差为 0 4 5个最低有效位 (LSB) ,微分非线性误差为 0 2LSB ,满摆幅输出的建立时间小于 1μs。该数模转换器使用± 5V电源 ,功耗约为 30mW ,电路芯片面积为 0 4 2mm2 。     

用于12 bit 40 MS/s低功耗流水线ADC的采样保持电路

设计了一个可降低12 bit 40 MHz采样率流水线ADC功耗的采样保持电路。通过对运放的分时复用,使得一个电路模块既实现了采样保持功能,又实现了MDAC功能,达到了降低整个ADC功耗的目的。通过对传统栅压自举开关改进,减少了电路的非线性失真。通过优化辅助运放的带宽,使得高增益运放能够快速稳定。本设计在TSMC0.35μm mix signal 3.3 V工艺下实现,在40 MHz采样频率,输入信号为奈奎斯特频率时,其动态范围(SFDR)为85 dB,信噪比(SNDR)为72 dB,有效位数(ENOB)为11.6 bit,整个电路消耗的动态功耗为14 mW。     

12位100 MSPS CMOS双采样/保持电路

提出了一种基于时间交织原理的双采样/保持电路;分析了其相比于传统单采样技术实现高速度、高精度,同时降低功耗的优点。设计的栅压自举开关有效提高了采样的线性度。另外,为满足双采样技术的特殊应用,设计了带双边型开关电容共模反馈的全差分运放。采用SMIC0.18μmCMOS工艺仿真设计的双采样/保持电路可实现12位采样精度、100 MSPS采样速率、92.34 dB线性度和29 mW功耗的高性能。     

用于CMOS图像传感器内置流水线ADC的采样/保持电路

设计了用于CMOS图像传感器内置流水线ADC的采样/保持电路,该电路具有10位采样精度和50 MHz采样速率,采用开关电容电荷重分布式结构,加入图像传感器的黑光校准功能。放大器采用全差分套筒式共源共栅增益增强型结构,保证了所需的增益和带宽。电路采用0.18μmCMOS工艺实现。HSPICE仿真结果表明,电路可在5 ns内达到0.05%的精度;对于24.0218 MHz、±0.5 V摆幅的正弦输入信号,SNDR和SFDR分别达到62.47 dB和63.73 dB,满足系统要求。     

SAD0820高速8位A／D转换器的设计与分析

ＳＡＤ０８２０高速８位Ａ／Ｄ转换器是一种具有跟踪／保持功能的８位高速微机兼容Ａ／Ｄ转换器，其转换时间为１．５ｕｓ，功耗为７５ｍＷ，用串并结构来实现Ａ／Ｄ转换器的高速。每４位ＡＤＣ分别由１５个比较器构成；单一电源工作，采用双层多晶硅ｐ阱ＣＭＯＳ工艺制作。