FSA乘法器的设计与实现

鉴于有限状态机对于具有逻辑顺序和时序规律的事件能有清晰的描述,对传统乘法器设计进行改进。提出一种快速、低功耗的FSA乘法器设计。该设计使用VHDL语言进行实现,并在QuartusⅡ上通过了仿真。仿真结果表明基于状态机的与基于逻辑电路的设计相比,在运算过程中产生的功耗以及运算速度上有较大的改善。     

GF(2m)域乘法器的快速设计及FPGA实现

有限域GF(2m)上的椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,该密码体制最主要的运算是有限域上的乘法运算。该文提出一种基于FPGA技术的多项式基乘法器的快速设计方法,并给出了面积与速度的比较分析。     

基于FPGA的8位移位相加型硬件乘法器的设计

乘法器是数字信号处理中非常重要的模块。本文首先介绍了硬件乘法器的原理,在此基础上提出了硬件乘法器的设计方法,最后再利用EDA技术,在FPGA开发平台上,通过VHDL编程和图形输入对其进行了实现,具有实用性强、性价比高、可操作性强等优点。     

基于Pezaris算法的流水线阵列乘法器设计

介绍了补码阵列乘法器的Pezaris算法。为提高运算速度,利用流水线技术进行改进,设计出流水线结构阵列乘法器,使用VHDL语言建模,在Quartus II集成开发环境下进行仿真和功能验证。     

一种多功能阵列乘法器的设计方法

为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元,仿真结果验证了设计方案的正确性。     

小数乘法器的低功耗设计与实现

提出一种针对小数乘法器的低功耗设计算法,其优化指标为综合后小数乘法器内部寄存中间运算结果的寄存器位宽,解决了目前低功耗设计中算法自身逻辑单元被引入系统从而降低系统优化效果的问题.该算法能够在不降低系统工作效率、不损失系统运算精度、不增加额外逻辑单元的条件下,大幅降低系统功耗和面积.在使用该算法对某一射频模块进行优化后,硬件测试结果显示该射频模块对某型号FPGA的逻辑占用率相比优化前降低17.9％,寄存器总数降低30.7％,存储单元占用率降低21.5％.该算法适用于对含有大量小数乘法运算的系统进行低功耗优化.     

一种并行乘法器的设计与实现

根据补码的特点对Booth2算法进行了改进,在得到部分积的基础上,采用平衡的42压缩器构成的Wallace树对部分积求和,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述,并用Design_analyzer对其进行综合,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。     

基于高基阵列乘法器的高速模乘单元设计与实现

蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中.目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路.     

X-DSP浮点乘法器的设计与实现

为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth 2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compiler,采用第三方公司0.13μm CMOS工艺库,对所设计的乘法器进行了综合,其结果为工作频率500MHz,面积67529.36μm2,功耗22.3424mW。     

一种保留进位阵列乘法器的分析

复杂的VLSI电路的分析,对设计验证、故障诊断与测试都至关重要.对于一个用某种连结性语言描述的几千个门以上的电路,除了用CAD工具去处理之外,人们对它无法理解,没有直观的印象.电路图很难画,画出来也很难读懂.因此,与自顶向下的设计相反,研究自下而上的分析方法很有必要.本文介绍一种电路的结构分析方法.基于此方法,我们分析出国际通用的ISCAS十个电路实例中的C6288是一种保留进位阵列乘法器.因而对C6288的功能、结构都搞得一清二楚.     

一种高性能子字并行乘法器的设计与实现

提出了一种支持子字并行的乘法器体系结构,并完成了其VLSI设计与实现。该乘法器在16 bit阵列子字并行结构的基础上,扩展了有符号与无符号之间的混合操作,采用多周期合并技术,实现了32 bit宽度的子字并行,并支持子字模式的乘累加,同时采用流水线设计技术,能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18 μm的标准单元库的实现表明该乘法器既能减小面积又能提高主频,是硬件消耗和运算性能的较好折衷,非常适用于多媒体微处理器的设计。     

基于FPGA的VGA显示控制器的实现

VGA作为一种标准的显示接口得到广泛的应用。本论文依据VGA接口设计原理,采用VHDL语言以及Altera公司的Cyclone系列FPGA进行VGA显示控制器的设计,最后给出了Quartus Ⅱ的仿真结果。     

可重构双基双域模乘器设计与实现

选择素数域和二进制域上基于字的Montgomery模乘算法,分析传统双域模乘器在二进制域上运算效率不高的问题,首先选择能够使两个域上模乘器延迟时间相当的字长,并对模乘器进行双域的可重构设计,使之能够同时支持素数域和二进制域上的运算。相较以往设计,采用双域双基设计的模乘器使时钟周期数平均缩短了48%。     

一种基于FPGA的5B6B编译码的实现

现场可编程阵列(FPGA)具有非常引人注目的优点,它可以在任何数字逻辑系统种应用,目前它的应用得到了很大的推广而同时它的开发也得到了不断的完善。本文通过对光纤通信系统的编码的研究,结合电力系统光纤通信的设计要求,提出一种5B6B的简单编译码设计思想和方法,应用altera公司开发的硬件描述语言VHDL及开发系统软件quartus2,实现了5B6B编译码全数字过程,最后给出了仿真波形,证实了此种编译码器的可实现性。     

GF(2m)域上通用可配置乘法器的设计与实现

提出了一种应用于椭圆曲线密码体制中的有限域乘法器结构,基于已有的digit-serial结构乘法器,利用局部并行的bit-parallel结构,有效地省去了模约简电路,使得乘法器适用于任意不可约多项式;通过使用数据接口控制输入数据的格式并内嵌大尺寸乘法器,可以配置有限域乘法器的结构,用以实现基于多项式基的有限域乘法运算。该结构可以有效满足椭圆曲线密码体制的不同安全需求。     

基于FPGA的阵列乘法器的设计与实现

先对乘法器进行了分析,然后用现场可编程门阵列(F P G A)实现了阵列乘法器,并分析了设计原理。     

流水线设计方法及应用

提出了一种流水线设计方法，介绍了VerilogHDL硬件描述语言的特点和QuartusⅡ设计软件，阐述了用流水线式的设计思想。以硬件描述语言设计的两种8位全加器为例，在QuartusⅡ设计软件的环境下仿真综合。并下载到实际系统中，模拟系统实际运行的最大频率，将两种设计方法进行比较。结果证明了采用流水线式的设计方法来提高系统的工作速度的可行性，而且此方法在高速系统设计中有良好的应用前景。     

可编程微波炉控制器的设计

基于可编程逻辑器件EPM240T100C5,使用硬件描述语言VHDL,采用"自顶向下"的设计方法,编写一个微波炉控制器的芯片。介绍了微波炉控制器的设计思路与模块划分,应用Quartus II软件对每个模块和主程序分别进行了调试,并硬件下载到开发板上进行了模拟调试。