高吞吐率浮点FFT处理器的FPGA实现研究

受浮点操作的长流水线延迟及FPGA片上RAM端口数目的限制,传统H可处理器的吞吐率通常只能达到每周期输出一个复数结果。本文用FPGA设计并实现了一种高吞吐率的IEEE754标准单精度浮点FFT处理器,通过改进蝶形计算单元的结构并重新组织FPGA片上RAM的访问,该处理器每周期平均可输出约两个复数计算结果,吞吐率约为传统FFT处理器吞吐率的两倍。对于1024点FFT变换,可在（512＋10）＊10=5220周期内完成。     

基于FPGA的高速基4FFT设计与实现

针对实时高速信号处理要求,设计并实现了一种基于FPGA的高速流水线结构的基4FFT处理器。根据各种不同基算法的运算量、硬件面积和控制复杂度,选定按时间抽取的基4算法,同时采用单路延时反馈(Single-path Delay Feedback,SDF)流水线结构,提高了处理速度。通过Verilog HDL语言进行模块化描述和验证,结果表明,该FFT处理器具有较高性能。     

基于FPGA的快速并行FFT及其在空间太阳望远镜图像锁定系统中的应用

在空间太阳望远镜的在轨高速数据处理中,运算时间是影响系统性能的重要环节之一。利用FPGA丰富的逻辑单元实现快速傅里叶变换(FFT),解决了在轨实时大数据量图像处理与航天级DSP运算速度不足之间的矛盾;利用溢出监测移位结构解决了定点运算的动态范围问题。经过实验验证,各项指标均达到了设计要求。     

基于FPGA的高速并行FFT算法研究

本文结合二维FFT和基4的无冲突的地址映射方法,实现了高速并行FFT算法研究,仿真实验结果表明,系统可以有效地降低大点数FFT对数据读写的速度要求,同时提高了运算效率,具有广泛的应用价值。     

基于FPGA的高速FFT算法实现

在EW型接收机的高速数字处理中,运算速度是影响系统性能的重要环节之一。结合系统的研制,利用FPGA资源丰富、易于实现并行流水的特点,设计实现了满足系统要求的专用FFT处理单元;对定点运算的精度做了比较详细的分析,并给出了一个切实可行的FPGA实现方案。     

一种64位浮点乘加器的设计与实现

乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用。论文针对PowerPC603e微处理器系统,基于SMIC0.25μm1P5MCMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bit浮点乘加器。     

一种高速并行FFT处理器的VLSI结构设计

在OFDM系统的实现中,高速FFT处理器是关键。在分析了基4按时域抽取快速傅立叶变换(FFT)算法特点的基础上,研究了一种高性能FFT处理器的硬件结构。此结构能同时从四个并行存储器中读取蝶形运算所需的4个操作数,极大地提高了处理速度。此结构控制单元简单,便于模块化设计。经硬件验证,达到设计要求。在系统时钟为100MHz时,1024点18位复数FFT的计算时间为13滋s。     

基于FPGA自主控制浮点加减控制器设计

为实现一种能够自主完成浮点数加/减运算功能的浮点数加/减运算执行控制器,提出了一种基于采用FPGA并行操作电路硬连接的浮点数加/减运算控制电路及其时序控制方法;该控制器在接收到操作数类型与参与运算的操作数后,在内部时序脉冲作用下.可以自主完成操作数的配置以及浮点数加/减法运算的功能,运算结果传输到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数类型与操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率可达178.317 M,从输入端口到输出端口的延时数据为:最小延时是3.185 ns,最大延时是15.336 ns,耗用的IO输入输出端口占总资源的27.92%,数据表明该控制器提高了运算器的运算速度,且能够自主完成浮点数加/减运算。     

基于FPGA自主控制浮点加减乘除控制器设计

为实现一种多浮点操作数乘法运算的自主运算控制器,提出了一种基于FPGA并行操作的硬连接电路的多浮点数乘法运算控制器及其时序控制的方法,该控制器对一条多浮点操作数乘法运算指令的命令字和多浮点操作数连续写入并存储,在内部时序脉冲作用下,可以自主完成读出浮点操作数执行乘法运算,写入存储多浮点操作数过程与执行乘法运算命令的过程能够并行进行;在控制器执行乘法运算命令过程中,系统可以读出执行命令过程中的中间结果和最终运算结果;论述了该控制器的电路构成和基本原理,分析命令字与多操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率为250MHz,从输入到输出端口最小延时是3.185ns,最大延时是15.336ns,且能够自主完成浮点数乘法运算。     

高速FFT的蝶形单元和地址生成器优化

提出了FFT处理器的蝶形单元和地址发生器优化方案。通过改进Wallace树型加法器阵列结构,提高了蝶形单元乘法器的工作频率。提出了地址快速生成算法,该算法在快速产生地址的同时降低了读取旋转因子ROM的功耗。在Xilinx的Vertex-II系列FPGA上实现,该处理器可以稳定工作在150 MHz时钟下,速度满足设计指标。     

基于FPGA的FFT处理器的研究与设计

本文利用频域抽取基四算法,运用灵活的硬件描述语言-Verilog HDL作为设计主体.设计并实现一套集成于FPGA内部的FFT处理器.FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度.该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合.     

基于FPGA技术的浮点运算器的设计与实现

日趋进步和完善的FPGA(现场可编程门阵列)技术推动了当前数字电路的设计。浮点运算器是计算机的一个组成部件,结构比较复杂,利用FPGA技术设计浮点运算器可以缩短产品的开发周期。介绍了基于FPGA技术的浮点运算器的设计与实现。描述了采用VHDL(VHSIC硬件描述语言)和原理图方式设计完成浮点运算器的方法和步骤。利用FPGA技术,能方便灵活地设计出浮点运算器。     

基于FPGA的FFT计算方法研究

由于目前对快速码捕获速度的要求越来越高,而目前使用比较普遍的码捕获方法是基于FFT的快速码捕获.因此开发出一种快速简单实用的FFT计算方法势在必行.利用FPGA的丰富资源以及灵活的IPCore功能,使设计流程大大简化,为实现FFT算法提供了一种方便快捷的方法.仿真和实验结果证明,该方法准确可靠,计算速度快.     

快速浮、定点PID控制器FPGA的研究与实现

提出了基于FPGA的快速PID控制器技术,采用流水线运算方法,具有高速、稳定、精确的实时控制性能,实现了速度和资源的优化匹配。研究并分析了位置式PID不同算式的特点,完成了浮、定点PID控制器的硬件实现,提出了溢出、饱和等问题的解决方法,单次运算时间分别达480 ns、120 ns,并对两种控制器的性能进行了分析和比较。设计了单精度浮点数和16位定点数之间的转换控制器,增强了浮点PID的普适性。设计了基于FPGA的全数字逆变焊接电源的实验平台。仿真和实验证明,浮、定点PID控制器均可在强电磁干扰的环境中高速、准确、可靠地运行,具有广泛的实用性。     

FFT算法的一种基于FPGA器件的实现

目前,基于51等系列单片机控制系统由于加入新算法的需求,面临着"升级"的问题.本文结合要求加入FFT算法的一个项目.提供了一种升级方案.同时本文给出了一种FFT算法的具有异步接口的实现.     

基于FPGA的通用FFT处理器的设计

介绍了一种通用的可以在低端或是高端的FPGA上实现N（N=2M,M=2,3,4…）点FFT变换的方法。设计采用基4布斯编码算法和华莱士树算法设计完成了16X16位有符号数并行乘法器,并采用此并行乘法器为核心设计了FFT算法中的基-2蝶形运算单元,设计了串并转化模块、并串转换模块、移位选择模块、溢出检测模块和地址与控制模块等其它模块,并以这些模块和FPGA内部的双口RAM和ROM为基础组成了基-2FFT算法模块。整个模块采用基-2时域抽取,顺序输入,逆序输出的方法;利用Modelsim完成了FFT模块的前后仿真;利用Matlab编写了用于比较仿真结果和Matlab中FFT函数产生的结果的程序,从而验证了仿真结果的正确性。该模块最后能够在Cyclone EP1C6Q240C8型FPGA上稳定运行在60MHz。整个FFT模块能够在183μs左右完成1024点的16位定点复数FFT运算,能够满足一般工程的要求。该方法也可以用于实现更低点数或是更高点数的FFT运算。     

基于FFT谱分析算法的高精度相位差测量方法

提出了一种基于FFT谱分析算法的数字式相位差测量方法。通过提取基波参数，求取被测信号的相位差。该方法解决了谐波对测量结果的影响，能够明显提高测量精度。     

浮点运算的FPGA实现

介绍了采用FPGA实现浮点基本运算的方法,并在ALTERACyclone系列芯片试验验证该算法在高速时钟条件下的性能。     

基于FPGA的高速数据接口的实现

本文介绍了一种应用FPGA器件完成高速数字传输的方法,利用这种方法实现无线收发芯片nRF2401A的高速数据接口.为进一步提高信息的传输速率,这里还对待传输的数据进行了压缩处理.涉及的高速数据接口和压缩处理算法都用VHDL实现,并通过实际测试.