基于单层感知器的辨识方法及其应用

单层感知器神经网络模型是多层感知器神经网络－－ＢＰ网络的基础,对单层感知器学习算法的改进是进行ＢＰ网络学习算法改进的基础。把带遗忘因子的递推最小二乘辨识算法的原理应用到单层感知器的学习算法,提出了单层感知器的改进学习算法。这一改进算法克服了常规学习算法不适于在线学习的缺点。 结果证实。基于改进学习算法的层感知器完全可以满足线性系统在线辨识的要求。最后分析了这种改进算法的优点及其具有这些优点的原因。     

一种数字信号处理算法的现场可编程门阵列实现

提出了一种实现数字信息处理（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓ,ＤＳＰ）算法的基于现场可门阵列（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ,ＦＰＧＡ）的实现方案,在这一方案中,采用超大规模集成电路硬件描述语言（ＶＨＤＬ）来描述设计方案,协调了规模和速度两方面的要求,成功地实现了我们选用的恒模算法。     

基于单层感知器的辨识方法及其应用

单层感知器神经网络模型是多层感知器神经网络———ＢＰ网络的基础,对单层感知器学习算法的改进是进行ＢＰ网络学习算法改进的基础。把带遗忘因子的递推最小二乘辩识算法的原理应用到单层感知器的学习算法中,提出了单层感知器的改进学习算法。这一改进算法克服了常规学习算法不适于在线学习的缺点。仿真实验的结果证实,基于改进学习算法的单层感知器完全可以满足线性系统在线辨识的要求。最后分析了这种改进算法的优点及其具有这些优点的原因     

深层感知器结构设计的逐层主成分分析方法

为了解决深层感知器的结构设计问题,提出了一种逐层主成分分析方法.该方法根据训练数据集的分布特点,在适当控制信息损失的条件下,可以有效地确定每层神经元的个数.首先,依据样本维数和标签类数分别确定输入层和输出层神经元的个数;然后,对训练样本集进行主成分分析,利用降维后的维数确定第2层神经元的个数;最后,在确定其他层神经元的个数时,将上一次降维后的样本经过非线性激活函数作用,再进行主成分分析,得到降维后的样本维数即为该层神经元的个数.在MNIST手写字数据集上的实验结果表明:该方法有助于简化深层感知器的结构,在减少参数个数、缩短收敛时间和降低训练难度等方面均具有优越性.     

一种基于FPGA的信号发生器设计实现

应用VHDL语言及QuartusII软件提供的原理图输入设计功能,结合电子线路的设计加以完成一个可应用于数字系统开发或实验时做输入脉冲信号或基准脉冲信号用的信号发生器,它具有结构紧凑,性能稳定,设计结构灵活,方便进行多功能组合的特点,经济实用,成本低廉。     

一种数字信号处理算法的现场可编程门阵列实现

提出了一种实现数字信号处理 (DigitalSignalProcess ,DSP)算法的基于现场可编程门阵列 (FieldPro grammableGateArray ,FPGA)的实现方案 ,在这一方案中 ,采用超大规模集成电路硬件描述语言 (VHDL)来描述设计方案 ,协调了规模和速度两方面的要求 ,成功地实现了我们选用的恒模算法     

基于多层感知器神经网络的人体尺寸预测研究

准确、智能的人体尺寸预测技术,在互联网与服装业深度融合的当前,有助于服装企业提高服装制板的准确率和工作效率,提升企业的智能化水平。基于此,本文以成年男性为例,提出利用多层感知器神经网络构建人体尺寸预测模型,以期通过输入颈椎点高、胸围、腰围、臀围等易测的躯干部位尺寸,实现快速预测全臂长、上臂长、上臂围、大腿围等四肢部位尺寸。经过对网络的训练和仿真测试,以及对不同实验结果的分析,发现具有7个隐层神经元的神经网络性能相对最佳,可满足服装制板的基本需求,这表明用多层感知器神经网络预测人体尺寸是可行的,若进一步选择合适的数据集,网络模型的预测精度会进一步提高。     

AVS视频解码器的一种结构设计与硬件实现

为了推动音视频编码标准（AVS）解码芯片产业的发展，提出了一种针对AVS视频标准基准档次4.0级别解码器的超大规模集成电路（VLSI）实现结构.通过分析实现复杂度，阐述了AVS视频解码器的总体框架、主要模块的功能及结构.解码器采用块级流水结构， 主要模块之间实现并行处理.同时根据AVS算法特点，给出了变长解码模块、反整数余弦变换模块和环路滤波模块的硬件实现结构.解码器在现场可编程门阵列（FPGA）上实现，并给出了各模块的FPGA资源占用情况.实现结果表明，该 AVS视频解码器实现结构能在54 MHz时钟频率下完成对25帧/s、720×576、4∶2∶0格式AVS码流的实时解码.     

一种基于FPGA的3DES加密算法实现

为了满足大量连续数据加解密的要求以及提高加密算法安全性的要求,采用有限状态机和流水线等关键技术,设计并实现了基于FPGA的3DES加密算法的加密电路.在Xilinx Virtex4系列的FPGA平台上采用ISE 10.1开发工具实现仿真验证和逻辑综合.结果表明,3DES加密系统的加解密速度可以达到860.660Mb/s,提高了加解密速度,并且有效减少了资源占用率.最终,系统可广泛应用于网络安全产品及其他安全设备中.     

基于FPGA的一种数码录音设计和实现

数码录音机具有体积小、音质佳、存储容量大、耗电量小、处理简单等优点.本文介绍了一种数码录音设计方法,这个数码录音机采用FPGA作为逻辑控制核心,用FLASH作为存储介质,有自动增益电路和功率放大电路设计,采样频率大于50KHz.     

8051 VHDL设计及FPGA实现

利用VHDL设计开发具有自主知识产权的IP核是设计嵌入式系统的重要设计手段,本文主要讨论的是使用VHDL设计8051的IP核.     

基于FPGA的多路抢答器设计与实现

在MAX+PLUSⅡ软件平台的基础上,基于VHDL语言及图形输入,采用FPGA技术设计了一款6路抢答器,同时,给出了抢答器系统的各个功能模块及对应模块具体电路图。通过对系统进行编译、仿真,并下载到FLEX1OK系列EPF1OKl0LC84-4器件进行测试。结果表明:本设计能实现自锁和互锁,正确显示最先抢答的选手号码,并对答题时间进行30s的限时报警以及复位重新抢答功能。     

基于FPGA的HDB3编解码器的设计与实现

为了满足基带传输系统中传输码型无直流分量、低频分量少、便于提取定时时钟和具有一定的检错能力等要求,选择HDB3码并结合FPGA集成度高、速度快的特点,用ALTERA公司的Cyclone系列FPGA芯片EP2C8T144C6实现了HDB3编解码电路的设计.该设计提高了整个通信系统的集成度,克服了分立硬件电路带来的抗干扰差和不易调整等缺陷.实验结果表明：系统的传输误码率低于10 6.该设计可应用到实际的通信系统传输中.     

基于FPGA的电机测速的设计与实现

介绍了基于FPGA的电机测速的原理及设计方法,用Altera公司的FPGA芯片EPF10K10LC84予以实现,对电机测速过程进行了仿真分析,结果表明该设计可行,并减少了系统的外围器件,降低了成本,提高了系统的灵活性．     

基于FPGA的32阶FIR滤波器设计

研究了一种采用FPGA实现32阶FIR数字滤波器硬件电路方案;讨论了窗函数的选择、滤波器的结构以及系数量化问题;研究了FIR滤波器的FPGA实现,各模块的设计以及如何优化硬件资源,提高运行速度等问题.实验结果表明了该方法的有效性.     

基于FPGA的通用乐曲电路设计

基于FPGA(现场可编程门阵列)芯片,利用VHDL语言,介绍了一种通用乐曲演奏电路的设计,可实现多个八度音阶的乐曲演奏,与简谱的对应关系简单,编程方便,占用资源少,通用性好,可作为IP core模块引用,构成复杂的SOPC系统.     

基于FPGA的8位CPU设计

基于FPGA和电子设计自动化技术,设计了一个8位CPU,其功能模块包括取指功能部件、指令译码功能部件、指令执行功能部件、时序信号处理功能部件等.利用VHDL语言完成各功能部件的设计和仿真验证,在顶层文件建立各模块的连接.仿真结果表明,其功能达到了设计要求.     

基于FPGA的UART模块设计与实现

介绍了UART的基本特点，提出了一种UART收发器的FPGA实现方法，实现了FPGA与其他数字系统的直接通信，测试结果表明用该UART模块实现的串行通信高速、稳定、可靠．     

基于FPGA的UART设计与实现

提出了一种基于FPGA的UART的实现方法.利用有限状态机和硬件描述语言VHDL实现了通用异步收发器UART IP核的设计,给出了用VHDL实现UART的数学模型,并进行了仿真分析.结果表明,各项通信指标均满足要求,并可提高系统的可靠性和稳定性.