存储区域网络iSCSI协议的通信机制研究

介绍了存储区域网络主要采用的组网协议,包括FC协议、FCIP协议、iFCP协议和iSCSI协议,着重研究了一种利用TCP/IPI网组建存储区域网络的协议-iSCSI协议,分析了iSCSI协议的通信机制,比较了在IP网络上实现iSCSI协议通信的3种方法,开发了一种iSCSI协议数据单元与TCP数据帧间的接口算法及其硬件设计,并用 VHDL语言成功进行了行为级的仿真。     

CRC编解码算法及在通信规约DNP3.0中的应用

提出了循环冗余校验（CRC）信息单元编码算法,并进行了详细的数学推导,给出了CRC的编码算法流程图.对于从低字节的低位开始计算CRC的情况,提出了2种计算CRC的方法：信息位反转法与生成多项式反转法.分析了CRC的解码算法并给出了CRC的解码算法流程图.在讨论DNP3.0中CRC程序流程图的基础上,给出在keilμV ision8.08a环境下调试通过的单片机KeilC51程序.     

SDL协议的研究与应用设计

针对SDL协议中存在的问题, 对其协议机制进行了研究和改进, 增强了承载不同网络协议的通用性, 提高了网络自身纠错能力. 研究了头部CRC检错和纠错问题, 以及MPLS标签在SDL协议中的应用问题, 给出了一种头部CRC纠错及MPLS标签在SDL协议中的使用方法. 最后提出了一种能够识别MPLS标签的SDL协议实现方案.     

循环冗余校验参数表的创建

介绍了一种创建循环冗余校验(CRC)参数表的方法,此方法能够快捷地实现循环冗余校验参数表的创建.可用于软件实现CRC校验.     

基于企业网的资源监控系统设计

本文结合目前企业、政府、银行等系统监控的实际情况，提出了一套远程监控系统资源的具体解决方案。该系统的基本功能有：1）采用TCP／IP协议技术，按交易码驱动对不同事件进行处理，提高了系统的自动化处理程度；2）运用循环冗余校验CRC（CyclicRedundancyCheck）的差错控制原理及其算法来实现通信安全处理；3）实验证明，本系统实现远程实时监控，达到高效快捷方便的性能。     

嵌入式系统CRC循环冗余校验算法设计研究

介绍了CRC循环冗余校验基本原理及生成多项式表示,分别研究了嵌入式系统CRC 8 Dallas/MaxiM与CRC 16 iBM生成多项式及其硬件描述.以Ds18B20器件的ROMiD/sCRatChpaD数据校验及MODBus总线网络数据帧校验为例,通过对生成多项式及硬件描述的分析研究得出了基本比特型校验算法设计,在数学推导的基础上得出了其改进的比特型校验算法及单字节、半字节查表校验算法.为获得更高的校验速度,提出了一种基于块及多表的校验算法,比较了几种校验算法的ROM空间占用与校验处理速度.所设计的CRC校验程序为嵌入式系统数据的可靠传输提供了重要保证     

多协议数据收发器的设计与实现

在Z8530串行通信控制器的支持下，设计了一种可以实现两台PC机之间以多种协议进行通信的数据收发器。着重对软件的总体结构与主要功能模块、Z8530的寄存器功能与设置、CRC校验码的计算与控制等方面作了阐述。     

基于LabVIEW的HDLC协议收发器设计

HDLC协议以其优异的性能在可靠性需求较高的场合得到了广泛应用.针对航天某领域的协议测试评估需求,解决传统协议测试设备程序复杂、开发周期长的问题.为了满足系统快速集成、协议参数灵活配置的总体要求,提出了一种基于LabVIEW软件构建HDLC协议收发器的方案,完成了HDLC核心收发模块设计,并以此为基础组成一套完整的测试系统.对HDLC协议处理及接收、发送程序设计进行了说明,着重介绍了收发器中核心循环校验码(CRC)校验模块及比特插入删除模块的实现方法,同时对收发器的主要功能模块进行了仿真和测试.使用LabVIEW设计的HDLC收发器轻量高效、运行灵活,可应用于HDLC协议设备的测试和协议性能分析等场合,提高数据通信系统的扩展性、实时性和稳定性.     

远程监控网中快速CRC算法设计及实现

针对监控现场电磁干扰严重、环境恶劣、安装条件复杂、数据通讯量大以及对数据处理的时实性要求苛刻等具体情况，根据循环冗余校验码（CRC）的基本原理，设计了表驱动算法实现循环冗余校验。该算法在中心处理机用Delph4.0宏汇编来实现，在前置端机则用MCS－51单片机汇编语言来实现，二者可相互移植。由于CRC的表驱动算法的软件实现，系统不需要设计另外的硬件电路，降低了成本，减小了设备安装尺寸，校验速度非常快，提高了远程监控网络的通讯速度和报文传输准确性。     

RFID系统数据传输中CRC算法的分析与实现

分析了基于ISO/IEC 18000-6协议的超高频(UHF)RFID系统数据传输中循环冗余校验(CRC)算法的原理和特点,在经典LFSR电路的基础上,采用按字节并行计算CRC校验码的方法,以CRC-CCITT生成多项式为例,用Verilog HDL语言设计实现了8位并行CRC-16电路.在Quartus Ⅱ8.0综合开发环境下进行时序仿真,并在FPGA芯片EP1C6Q240I7上测试验证,结果表明:所设计的电路在一个时钟周期内处理8位数据,符合协议规定,满足超高频RFID系统的通信速率要求.