一种基于Perl的Verilog代码自动生成的EDA工具

在大规模IC设计中越来越多地使用Verilog语言描述硬件功能并采用模块化设计方法。随着设计规模的增大，设计中的项目管理越来越重要和复杂，本文介绍了作者在工作实践中开发的基于Perl的EDA工具．通过它可以方便地从设计文档中自动生成Verilog代码，确保设计文档和Verilog代码的一致性．提高工作效率并保障设计质量。     

一种基于Perl的Verilog代码自动生成的EDA工具

在大规模IC设计中越来越多地使用Verilog语言描述硬件功能并采用模块化设计方法，随着设计规模的增大，设计中的项目管理越来越重要和复杂。本文介绍了一个作者在工作实践中开发的基于Perl的EDA工具，方便地从设计文档中自动生成Verilog代码，确保设计文档和Verilog代码的一致性，提高工作效率并保障设计质量。     

基于Verilog HDL的高效状态机设计

用Verilog HDL(硬件描述语言)进行有限状态机电路设计,由于设计方法不同,综合出来的电路结构、速度、面积和时延特性都会有很大的差别,甚至某些臃肿的电路还会产生难以预料的问题。因此,很有必要深入探讨在用Verilog HDL进行有限状态机设计中,如何简化电路结构、优化电路设计的问题。文中根据有限状态机的设计原理,描述了有限状态机设计的几种设计方法,分析了影响状态机设计时延、速度和电路综合面积问题,提出了一种高效状态机设计方法,并给出了基于Veril-og HDL程序综合得到的电路图,验证了方法的正确性。     

基于Verilog HDL的可综合有限状态机设计

Verilog HDL(硬件描述语言)不仅可以在门级和寄存器传输级进行硬件描述,也可以在算法级对硬件加以描述。有限状态机是数字系统中的重要组成部分。文中研究了用Verilog HDL设计有限状态机时可以采用的不同的编码方式和描述风格,并介绍了有限状态机综合的一般原则。最后以存储控制器状态机为例,分别用Synplify Pro和QuartusⅡ对设计进行了综合和仿真验证。     

基于Verilog HDL的有限状态机的优化设计

有限状态机（FSM）在数字电路设计中的使用非常广泛,该文研究了有限状态机的优化设计方法。利用FPGA开发软件Quartus II和仿真软件ModelSim-Altera对不同方法所设计的状态机进行综合电路分析以及对仿真波形进行时序分析,找出不同状态机在电路上、仿真中以及稳定性上的优缺点。结果表明,采用两段式（Two-always）和三段式（Three-always）设计的状态机在多方面上都优于用一段式（One-always）所设计的状态机,而且采用三段式所设计的状态机在稳定性上更优于用两段式所设计的状态机。     

基于VHDL设计有限状态机FSM的方法

介绍了有限状态机的特点和设计方法，以设计UART为例，应用EDA技术，基于VHDL语言．以FPGA/CPLD器件为核心。     

基于Matlab模糊控制器HDL代码的自动生成

以水箱液位控制为例,提出了一种基于Matlab的模糊控制器HDL代码自动生成方法,生成的代码可以移植到FPGA控制系统上。该方法分4个步骤:(1)利用Matlab的Fuzzy Logic工具箱设计模糊控制器。(2)将模糊控制器转换为Lookup Table的形式。(3)将制作好的控制器查找表用状态机实现。(4)用HDL Coder将状态机实现的模糊控制器翻译成HDL代码。     

基于量程自动转换的频率计设计

给出了基于EDA技术并结合测频法和测周法来设计一个频率测量系统的具体方案,该方案在高频时采用测频法,而在低频时采用测周法,且两种测量方法在频率分界点可以自动转换,从而在一片FPGA芯片上实现了高低两种数字频率计的设计.     

基于RTL综合策略的状态机优化方法

有限状态机及其设计技术是数字系统设计中的重要组成部分,是实现高效率、高可靠性逻辑控制的重要途径.良好的状态机的实现不仅与状态机的设计有关,而且与采用的综合策略密切相关.Synopsys公司的Design Compiler(设计编译程序)提供了针对状态机的综合优化策略,文中叙述了基于RTL(寄存器传输级)综合策略的有限状态机优化方法.     

基于状态机自动生成的SoC硬件接口综合方法

在SoC接口综合方法设计中，由于大多数IP的接口设计和通信协议是不同的，所以必须要发展能结合不同通信协议IP模块的方法。文章提出了一种基于状态机(FSM)自动生成的硬件接口综合方法，其在给定两个子模块的HDL模型的情况下，根据数据传送的逆过程就可以自动生成与其通信的状态机，同时．该方法也给出了一个参数化的缓冲器和数据格式转换．用户可以根据需要选择合适的库。最后，通过一个实例验证了该方法并给出了仿真波形。     

异步时序状态机的分析与设计

文中以给出的一个状态机为例,然后用异步时序状态机的设计方法得到最终的电路,最后用Verilog语言描述其电路并在modelsim上进行逻辑测试,测试结果表明所设计的电路是正确的。     

用Verilog HDL进行FPGA设计的原则与方法

Verilog HDL是目前较流行的一种硬件描述语言,在FPGA设计中有着广泛的应用.本文首先介绍了Verilog HDL语言的特点以及用其进行FPGA硬件开发的原则,然后在熟悉FPGA的硬件结构原理的基础上,遵循FPGA设计流程,以分频器和状态机为例,分别讨论了组合逻辑电路和时序逻辑电路各自的特点及其设计输入方法;最后结合FPGA的硬件特点,分析了将用Verilog HDL语言设计的电路的进行综合与设计优化并最终实现为硬件电路的方法.     

基于NS-2的卫星网络仿真方法的研究

网络仿真器NS-2在卫星网络研究中得到越来越多的应用,但NS-2中基本的卫星网络仿真模块难以满足实际复杂场景的仿真要求。在分析卫星网络仿真原理的基础上,提出了-种卫星网络仿真模块的扩展方法。该方法深入NS-2仿真器内核,用C＋＋语言设计了新型空间通信结点、链路以及空间几何特性仿真模块,用TcL／Tk语言设计了新型空间通信结点的仿真配置接口。仿真实验表明,对卫星网络结点和链路仿真模块的扩展方法是可行的和有效的。     

增强型并行端口EPP扩展移位寄存器输出接口的方法

基于EPP协议的特点，应用复杂可编程逻辑器件（CPLD）开发了移位寄存器输出接口。介绍了EPP协议和接口的Verilog HDL描述。     

利用Tcl/Tk实现XWindow下的GUI

文章在分析Ｔｃｌ／Ｔｋ特点的基础上,详细介绍了如何利用Ｔｃｌ／Ｔｋ开发ＸＷｉｎｄｏｗ系统下的ＧＵＩ应用及Ｔｃｌ／Ｔｋ与Ｃ的接口问题。探讨了用户如何利用Ｔｃｌ／Ｔｋ已有的资源创建新的Ｗｉｄｇｅｔ,以满足用户的特殊要求。     

电路设计状态机描述算法研究

文章论述了可视化的硬件描述语言（Visual HDL)中经常应用的各种状态机算法，分析了这些算法对电路工作性能的影响，使利用状同设计电路和的技巧大大提高。     

基于FSM的时序电路测试生成探析

针对时序电路的结构特点,以有限状态机的状态转换和一致性测试分析为依据,通过采用转换故障模型来实现时序电路的功能测试生成.发现使用VHDL语言和EDA工具软件能很快实现由时序电路到有限状态机的转换,同时可得到时序电路的稳定状态及其有效可及状态.结果表明此方法可实现转换故障的测试生成,是一种研究时序电路功能测试生成的有效方法.     

基于FPGA的半导体分立器件分选机控制系统计

介绍了批量生产流程中半导体分立元件测试系统的结构组成,以及半导体分立元件分选机的基本工作方式,在此基础之上研究并设计了接口信号可随意设定的分选机控制系统。该系统具有较强的适用性,可以应用于各种不同种类的半导体分立元件分选机;同时该系统还具有一定的功能扩展性。实验表明该分选机控制系统可以适用于不同类型分选机,通信质量有效可靠,达到预期设计目的。