基于SystemC的周期精确级DSP处理器建模

针对高级语言做处理器建模在模型精度方面的不足,本文探讨了一种基于SystemC的周期精确级DSP处理器建模方法.在分析各流水段功能的基础上,结合SystemC的语言结构特点,对流水级内各功能模块进行了抽象建模.该模型能够精确地模拟处理器指令的执行情况,对软件算法的设计优化和处理器微结构的探索具有一定的参考价值.     

可重构处理器阵列的系统级建模研究

由于粗粒度可重构体系结构设计空间复杂,设计满足应用需求的CGRA需要建立系统级仿真模型进行性能评估．文中提出一种可重构处理器阵列的系统级模型,使用SystemC事务级语言实现建模．模型采用多层互连网络结构实现任意2个处理器间的通信,并且处理器的资源能够通过参数快速地进行配置．仿真实验表明,模型适用于应用算法到粗粒度可重构体系结构映射的模拟仿真．     

基于XC6200的可重构处理器设计

本文讨论一种针对图像信息处理应用的可重构处理器设计与实现.该处理器采用DSP+FPGA的混合计算结构,既具有制造完成后的可编程性,又能提供较高的计算性能,可适用多种实时图像信息处理应用的需要.文中还对动态重构的实现及可重构芯片设计等问题进行了较为深入的讨论,并用设计实例论证了作者的设计思想.     

循环在可重构处理器上的软硬件划分技术

针对较大循环在可重构处理器上的映射问题提出了一种启发式的算法,将循环划分为在处理器上执行的软件部分和在可重构阵列上执行的硬件部分,并且使两者之间的数据传输量最小.通过测试,相比于原有处理较大循环的方法,该技术降低了13%～29%的循环执行时间.在FPGA验证系统上通过H.264中的运动估计和MPEG-2中的IDCT等多种多媒体核心算法验证了该划分技术.使用该划分技术后,验证系统相比于类似结构在不增加硬件规模的情况下,有平均3.5倍的性能提升.     

应用于视频处理的可重构流处理器的设计与实现

设计了一款新的应用于多媒体处理领域的可重构多媒体流处理器.该可重构多媒体流处理器采用并行处理机制,在经过算法映射后,可以充分利用多媒体算法的高并行度,同时实时处理不同的多媒体算法.该架构在Xilinx的Virtex4芯片上通过验证,并与ARM9处理器共同构成嵌入式多媒体处理平台,验证处理H.264和AVS的解码过程.     

一种动态可重构协处理器参数化系统级模型研究

提出了参数化系统级模型.该模型不依赖于具体结构,以任务布局与重构处理分离的两级结构处理任务调用,通过参数方式实现不同设计方案的硬件结构和布局算法的配置.采用SystemC语言对模型进行了建模验证,仿真结果表明,通过指定上下文的下载、配置和执行等时间开销参数,在系统级设计空间探索中,能很好地模拟动态重构协处理器.     

小数运动估计在可重构处理器ReMAP的映射实现

介绍一种在可重构媒体处理器ReMAP上实现小数运动估计的方法.ReMAP处理器由可重构的运算单元阵列和互联单元级联组成,具有高度可重构性和强大的并行计算能力.在ReMAP中映射实现了小数运动估计中的1/2插值、1/4插值和搜索等算法.通过算法的仿真验证分析,ReMAP可支撑小数运动估计的高性能实现,达到或接近ASIC的性能,并具有较好的应用灵活性,适于媒体处理应用.     

基于动态可重构的FFT处理器的设计与实现

提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器.相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元.采用新颖的FFT控制算法,使得可重构部分面积很小.该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真.较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性.     

基于动态可重构技术的阵列型处理器设计

在现有可重构处理器设计的基础上,提出了一种改进的阵列型动态可重构处理器-IRAP.在IRAP中,将处理单元组成的阵列按象限划分为4个区域,每个区域包含个可配置的处理单元,运算时不同区域可以根据需要进行不同的配置,增加了配置的灵活性,提高了系统的执行效率;同时增加了系统数据的传输带宽,并根据数字信号处理中常用的蝶形算法对阵列互联进行了优化.仿真结果显示,在FFT等典型数字信号处理应用中,IRAP具有比改进原型更优的性能.     

适合软件无线电片上系统的可重构处理器

在当今消费电子产品开发中日益凸显的一些问题，如市场要求和标准制定的不确定性、不可重复的工程开发成本、以及缺乏针对具体应用的IP资源等，都使得下一代嵌入式计算平台的完全可编程化成为必然趋势。然而，如果仅采用传统的可编程器件开发技术将很难达到低成本、高效率的要求。本文将介绍一种可集成于标准微处理器平台之上的可编程专用加速器解决方案。该解决方案不仅能够实现各种系统应用的开发，并且具有高度的实时性、灵活性、以及较低的成本。本文将介绍该可编程加速器的结构、编程方法及软件库的设计，并简要举例该方案在数字无线广播系统中的应用。     

基于可重构核的FPGA电路设计

电路系统的自适应性、紧凑性和低成本 ,促进了在嵌入式系统中软硬件的协同设计。在线可重构FPGA不仅可以满足这一要求 ,而且在可编程专用电路系统设计的验证及可靠性等方面有着良好的应用 ,文中介绍了可重构 FPGA的实现结构及评估方法 ,提出以线性矢量表征可重构 FPGA及其可重构核的研究模型 ,以及基于可重构核的模块化设计 ,认为面向分类的专用类可重构 FPGA应当是现阶段可重构 FPGA的研究主题。     

高清视频编码在可重构处理器中的映射实现

提出一种高清视频编码在可重构处理器ReMAP上映射实现的方法,采用动态流水重构技术,实现整数运动估计、环内算法等多个关键子算法在可重构处理器中的分时复用映射.仿真验证表明,可重构处理器ReMAP可支撑高清视频编码的高性能实现;另一方面,动态可重构技术可有效提升可重构处理器的利用率,充分利用可重构处理器的处理能力,减少算法对中间暂存数据存储空间的需求.     

可重构流处理器及其智能物联网应用价值分析

面向物联网与人工智能的深度结合,考虑到终端在功耗、成本、生命周期等维度的特性需求,文章提出了一种可重构架构流处理器,该处理器基于动态重构模型,适合于承载深度学习算法,从而为智能物联网提供低成本、低功耗、高性能、高资源效费比、长生命周期等,既利于智能物联网产业的应用,也有利于促成我国在半导体领域上的产业突破。     

基于模板的粗粒度可重构处理器编译环境设计

粗粒度可重构处理器以优良的结构和出色的性能日益受到广泛的应用,其丰富的运算资源为应用程序高效并发执行提供了可能。本文面向REmus II粗粒度可重构处理器硬件架构,首次提出一种基于模板的程序编译方法。从应用程序中的计算密集型代码出发,定义了程序模板的格式和规范,建立模板开发的设计流程,设计了面向视频图像处理的程序模板库。在此基础上,面向程序员设计了基于模板的程序语言标注技术,并最终完成了相应编译环境的构建。实验结果表明,该编译环境有效提高了编译后代码在可重构处理器上执行效率和编译速度。     

面向DSP应用的可重构计算

DSP应用的特点是计算密集并适合并行处理,传统的可编程处理器与ASIC在性能和灵活性上各有优劣.因此出现了一种新的计算模式-可重构计算.由于它能将效率和灵活性很好地结合在一起,故正得到广泛的关注和研究.本文在介绍可重构计算的概念和分类的基础上,着重讨论了一些主流的可重构计算系统,分析了各类系统应用于DSP的特点,对可重构计算在计算模型,编译器,映射技术以及开发环境等方面的现状和趋势进行了探讨,并给出了自己的思考.     

一种可重构处理器的编译器的设计与实现

在现有可重构处理器ESL模型的基础上,提出了为可重构处理器设计一个编译器-CoRP(Compiler of Reconfigurable Processor).CoRP以带有编译指示的串行C代码作为输入,并以并行计算的可重构处理器的机器码作为输出.可重构处理器有了CoRP的支持后,可以自动针对带有编译指示的不同应用程序完成对可重构阵列的重构工作.对数字信号处理应用的仿真结果显示,经过CoRP翻译的代码的性能十分接近于需要花费大量精力手动配置的最理想代码的性能.     

基于可重构流处理器的动态化边缘计算及其产业应用

文章分析在智能物联网中边缘计算的特征和主要挑战,以可重构架构流处理器为核心,结合云端协同,提出一种基于可重构架构流处理器的动态化边缘计算方法,实现计算能力在云计算与边缘计算间的动态优化配置。使原本不适合部署传统物联网的领域,可以享受到新一代智能物联网带来的便利和效率提升。     

可重构计算及可重构编译技术研究

可重构计算是未来高性能计算的发展趋势,它兼具了通用计算的灵活性和专用计算的高效性,充分利用系统资源的同时,又能发挥应用程序的效率。可重构编译是推广可重构计算的关键技术,可重构编译系统能够为传统的软件编程人员提供一个体系结构透明的开发平台,并让用户真正灵活利用可重构计算平台。     

业界单芯片可录DVD系统处理器问世

基于其多米诺(DoMiNo)多媒体系统结构,LSI逻辑公司发布业界第一个单芯片可录DVD系统处理器。成为拥有业界最高集成度可录DVD的制造商。     

基于动态可重构处理器的信道估计算法实现

随着无线通信标准的快速发展与各个协议中操作模式数量的激增,为特定模式设计专用芯片的成本和时间难以承受.同时,使用通用微处理器来进行信号处理的速度过慢,难以满足需要.本文尝试在动态可重构处理器架构上实现一种MIMO-OFDM系统中典型的信道估计算法,可以兼顾硬件实现的灵活性与处理速度的高效性.在28 nm工艺下以1 GHz的时钟频率仿真,其处理速度可达通用微处理器的8.8到14.6倍.