基于边界扫描技术的VLSI芯片测试系统的设计与实现

９０年代发展起来的边界扫描测试技术的推广应用引起测试设备和测试系统的重大变革，边界扫描测试技术正日益成为超大规模集成电路的主流测试技术，介绍一个基于边界扫描技术的ＶＬＳＩ芯片测试系统的设计思想、体系结构及硬件、软件的实现。     

边界扫描测试技术

边界扫描技术是一种标准化的可测试性设计方法,它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试.介绍了边界扫描技术的原理、结构,讨论了边界扫描技术的应用.     

测试技术的飞跃--边界扫描技术

集成工艺的发展使传统测试方法面临着越来越大的困难，边界扫描技术正是为了解决这些困难而出现的一种完整的、标准化的可测试性设计方法，它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案，极大地方便了系统电路的调试。本将介绍边界扫描的原理，并对边界扫描技术的应用作一些讨论。     

基于边界扫描技术互连网络自动测试方法研究

随着VLSI电路的广泛使用,复杂PCB板上的开路、桥接和固定逻辑故障的比例逐渐上升,可测试性明显下降.边界扫描互连网络测试技术是检测PCB板固定故障的一种有效方法.通过建立互连网络故障的模型,分析了互连网络测试的原理,提出互连网络自动测试实现方法.实验表明,该方法可以有效地实现互连网络故障的测试,对边界扫描技术的应用具有一定的参考价值.     

边界扫描测试技术的原理及其应用

边界扫描技术是一种应用于数字集成电路器件的标准化可测试性设计方法，他提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案，极大地方便了系统电路的测试。自从1990年2月JTAG与TEEE标准化委员会合作提出了“标准测试访问通道与边界扫描结构”的IEEE1149．1—1990标准以后，边界扫描技术得到了迅速发展和应用。利用这种技术，不仅能测试集成电路芯片输入／输出管脚的状态，而且能够测试芯片内部工作情况以及直至引线级的断路和短路故障。对芯片管脚的测试可以提供100％的故障覆盖率，且能实现高精度的故障定位。同时，大大减少了产品的测试时间，缩短了产品的设计和开发周期。边界扫描技术克服了传统针床测试技术的缺点，而且测试费用也相对较低。这在可靠性要求高、排除故障要求时间短的场合非常适用。特别是在武器装备的系统内置测试和维护测试中具有很好的应用前景。本文介绍了边界扫描技术的含义、原理、结构，讨论了边界扫描技术的具体应用。     

基于边界扫描技术的互连测试

边界扫描技术是当前测试技术研究中的热点，主要介绍基于边界扫描的互连测试技术的原理、算法和应用。     

用边界扫描技术解决复杂电路板的测试问题

边界扫描技术通过电路板的边缘引线,就能测试和诊断电路板的制造性故障与器件的内部逻辑。这种技术特别适用于测试采用SMT电装技术和某些大规模ASIC芯片的复杂电路板。     

基于边界扫描技术的Flash测试技术研究

提出了一种片内存储器的可测性设计方法.在详细分析了边界扫描技术的结构,功能与控制原理的基础上:设计了一种存储器测试接口.该接口符合JTAG标准(IEEE 1149.1标准),其中包含了标准的指令寄存器设计,用来控制访问不同的扫描链.在权衡了测试效率和芯片面积的基础上,提出了一种在线测试器电路的设计方法.实验表明,该测试电路可以以小的面积开销而节省大量测试时间.     

边界扫描结构及其应用

1 概况随着VLSI器件的集成度增加,器件测试的困难性也随之增加。这类器件应用在整机系统后,整机系统的调试开发工作量亦随之增加。根据测试工程的需要,     

基于SCANWORKS的边界扫描测试系统设计

文章运用SCANWORKS软件,搭建边界扫描测试平台,详细介绍了通过测试底板提升被测件的测试覆盖率的工作原理,最后给出了边界扫描的软件设计流程。SCANWORKS软件接口丰富,为广大测试工程师提供了一个很好的平台。     

JTAG测试中扫描链的配置问题研究

分析了常见扫描链路配置中面临的问题,提出了一种扫描链配置方案。结合工程测试中出现的实际问题,给出了有关扫描链路配置的一些建议和注意事项。     

一种基于边界扫描的FIFO测试方法

针对含先进先出存储器(FIFO)电路板故障检测的问题,提出一种基于边界扫描技术编写Macro对FIFO进行读写数据的测试方法,介绍边界扫描技术测试FIFO的基本原理。通过设计适配板,应用边界扫描测试工具ScanWorks,建立边界扫描链路,编写Macro测试代码,利用JTAG接口进行间接控制,实现对FIFO进行故障检测。给出了测试系统硬件框图、简述了适配板设计要点,提供FIFO电路连接图和软件流程图,并分析FIFO测试的完备性,最后还对FIFO进行了测试验证。     

基于遗传算法的测试访问机制最优化

讨论了使测试访问机制最优化的几个问题,然后试着采用遗传算法来解决这些问题,在两个SoC上用遗传算法进行实验,把实验结果与采用整数线性规划方法(Integer Linear Programming,ILP)的结果进行比较可以发现效果改善的很明显。实验结果说明采用遗传算法对测试访问机制进行最优化处理的效果要好于ILP。     

Efficient Test Data Compression and Low Power Scan Testing in SoCs

Testing time and power consumption during the testing of SoCs are becoming increasingly important with an increasing volume of test data in intellectual property cores in SoCs. This paper presents a new algorithm to reduce the scan‐in power and test data volume using a modified scan latch reordering algorithm. We apply a scan latch reordering technique to minimize the column hamming distance in scan vectors. During scan latch reordering, the don't‐care inputs in the scan vectors are assigned for low power and high compression. Experimental results for ISCAS 89 benchmark circuits show that reduced test data and low power scan testing can be achieved in all cases.     

边界扫描测试技术在雷达BIT电路中的应用

提出了一种采用超大规模集成电路的边界扫描测试技术来设计内建自测试(BIT)电路的方法。此方法利用一片单片机的I/O口线以及超大规模集成电路所具有的边界扫描测试结构来实现对VLST集成电路芯片的故障诊断。     

逻辑簇边界扫描测试相关问题及解决方案

逻辑簇的边界扫描测试存在一些不可忽视的重要问题.分析了这些问题的影响,提出了相应措施,并介绍了结合BIST技术进行逻辑簇测试的方法.     

基于物理版图信息的低功耗扫描测试方法

芯片测试模式下功耗过高的情形会极大地降低芯片良率,已经成为越来越严重的问题。针对此问题,本文提出了一种降低测试功耗的设计方法。该方法采用贪婪算法来改变扫描链顺序,同时考虑芯片物理版图中寄存器单元的具体位置,能够实现在不影响测试覆盖率和绕线的前提下,快速有效地降低测试功耗。与已有的多种方法相比,该方法更快速更合理,可以应用于多种芯片的扫描链设计。该方法通过一款实际的电力线载波通信芯片验证,分别将平均功耗和瞬态功耗降至77%和83%。     

数字系统的边界扫描设计技术及应用

用边界扫描设计技术可大大改善数字系统的可测试性。本文就边界扫描芯片及应用进行了探讨。     

基于边界扫描技术的板级BIT设计及测试策略

随着超大规模集成电路(VLSI)、表面安装器件(SMD)、多层印制电路板(MPCB)等技术的发展，常规BIT设计面临挑战。为解决上述问题，本文提出了一种基于边界扫描技术的板级BIT的扫描器件置入法及其测试策略。该方法操作简单，经济实用，一旦广泛使用，无疑将会有很好的军事经济效益。