高速可配RSA加速器设计与实现

为实现高速可配RSA硬件加速器,提出了一种基于基—64蒙哥马利算法的模乘器流水线架构及其对应的可配置存储结构。通过五级流水线的并行运算和存储器的灵活配置,可以高效地实现256位到2048位的RSA运算。实验结果表明:与其他相关工作比较,提出的流水线架构能够取得较好的性能和资源消耗比,加速器在模乘器性能和数据吞吐率方面有明显提高。在73 k门硬件资源下,在1024位RSA运算情况下,实现了333 kbps的数据吞吐率。     

巧用移位寄存器位指令实现流水线的自动控制

以某车间流水线为例,在输入信号脉冲间隔小于所需延时时间的情况下,巧妙利用S7-PLC移位寄存器位(SHRB)指令实现流水线的动作控制.     

“LongtiumC2”微处理器流水线设计

介绍一款32位CISC结构微处理器“LongtiumC2”的流水线设计。针对CISC结构微处理器流水线设计的难点,采用微指令流水执行等技术,设计了“LongtiumC2”的7级流水线结构,以及与流水线相关的处理机制和精确中断的实现机制,实现了一个具有较高性能的CISC微处理器的流水线。仿真和综合结果表明,该流水线设计能够满足“LongtiumC2”微处理器的功能和性能要求。     

VelociTI结构浮点DSPs寄存器堆读写的流水线设计

研究了VelociTI结构浮点数字信号处理器寄存器堆的流水线读写原理并提出了一种设计方法。该方法对单操作数双精度浮点指令采用2个32位数据通路用1个流水线周期读取源操作数，双操作数双精度浮点指令采用锁定译码单元，利用若干流水线周期读取源操作数。采用写控制向量的方法实现了流水线多个周期执行写操作。该方法正确实现了基于IEEE754标准的双精度浮点数据在寄存器堆与功能单元之间的32位数据通路上的传输，仿真结果验证了其正确性。     

银河TS-1微处理器的流水线

银河TS－1微处理器是国防科技大学计算机学院自行设计的具有自主版权的32位嵌入式微处理器，参考标准DLX5级流水线设计了银河TS－1流水线核基本的指令处理通路和数据通路，并以此为基础提出了一种更为高效的6级流水线：取指，译码，操作数准备，ALU执行，数据获取，写回。此6级流水线与5级流水线相比，硬件开销增加很少，但加速比小于1．54。     

一种Montgomery模幂乘硬件流水线实现算法

文章提出了一种基于Montgomery算法的模幂乘硬件流水线实现算法,该算法的核心是把模N乘上一个系数,使倍增后的模之低若干位(二进制)全为1,然后用倍增后的模进行Montgomery算法模幂乘运算。采用该算法,可以设计出用于实现RSA的高频流水线运算部件。     

应用于14位流水线ADC的高精度比较器电路设计

为了实现高性能的流水线ADC,设计了一种应用于流水线14位ADC的高精度CMOS比较器,采用全差分结构的前置放大电路、两级动态latch锁存电路和输出缓冲电路,具有高精度和低功耗的特点。前置差分预放大电路放大输入差分信号,提高了比较器的精度,其本身的隔离作用使比较器具有较小的回踢噪声和输入失调电压;两级正反馈latch结构有效提高了比较器的速度;反相器级联的输出缓冲级电路调整输出波形,增加驱动能力。采用TSMC 0.18μm CMOS工艺,工作于1.8 V电源电压、100 MHz频率,仿真结果显示,该比较器最小分辨电压是3.99 m V,精度达到9位,失调电压为16.235 m V,传输延时为0.73ns,静态功耗为2.216 m W,已成功应用于14位的流水线ADC。     

一种用于流水线ADC的高速采样保持电路

介绍了一种适用于10位80MS/s流水线模数转换器(Pipelined ADC)的采样/保持(S/H)电路。该电路为开关电容结构,以0.25μm CMOS工艺实现。采用栅源电压恒定的栅压自举开关和底极板采样技术,极大地减小了采样的非线性失真。基于该S/H电路的流水线A/D转换器在80MHz采样率下,输入信号为奈奎斯特频率时,无杂散动态范围(SFDR)为84.9dB,有效位数(ENOB)达到10位。     

一种基于MDAC优化的低功耗流水线A/D转换器

设计了一种低功耗16位100 MS/s的流水线A/D转换器。通过采用级间电容缩减技术,并优化增益数模转换器(MDAC)的结构,降低采样电容的面积。流水线前两级采用高性能低功耗运算跨导放大器(OTA),通过动态偏置技术进一步降低功耗。芯片采用0.18μm混合信号CMOS工艺,1.8 V单电源供电。经测试,流水线A/D转换器在5 MHz的输入频率下,信噪失真比(SNDR)为74.2 dB,无杂散动态范围(SFDR)为91.9 dB,整体功耗为210 mW。     

一种系统化流水线控制方法

本文研究设计了一种系统化流水线控制方法及其递推理论公式。基于该方法,在0.18um CMOS工艺条件下,实现系统时钟为200MHz的兼容于ARMv4指令集微处理器,指令执行效率最低为150 MIPS。每一级流水线本质为本级流水线是否保存指令执行结果、本级流水线指令是否执行下一级流水线、是否自锁执行本级流水线。根据这一本质,只需单独考虑每一类指令的执行过程,而无需考虑指令之间的复杂关系,使系统设计简单化,其优点在于对流水线深度不敏感,控制结构类似,适合于高深度、最优深度流水线设计,解决流水线控制逻辑的设计难度,提高微处理器指令执行效率。     

基于FPGA的32位RISC微处理器设计

提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP_MIPS)的设计方法.在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整的解决方案.此外还设计了一种流水线结构的动态分支预测器用以解决微处理器分支冒险问题,其优点在于既能降低微处理器的CPI,同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频.最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证.在FPGA芯片上的运行时钟频率可迭146.628 MHz.     

流水线设计方法及应用

提出了一种流水线设计方法，介绍了VerilogHDL硬件描述语言的特点和QuartusⅡ设计软件，阐述了用流水线式的设计思想。以硬件描述语言设计的两种8位全加器为例，在QuartusⅡ设计软件的环境下仿真综合。并下载到实际系统中，模拟系统实际运行的最大频率，将两种设计方法进行比较。结果证明了采用流水线式的设计方法来提高系统的工作速度的可行性，而且此方法在高速系统设计中有良好的应用前景。     

微处理器复杂流水线管理量化方法

研究微处理器中常见的数据不同步现象和数据依赖造成的流水线阻塞现象，分析它们对微处理器流水线运作的影响以及它们对微处理器流水线管理单元设计提出的挑战．提出一种通用量化分析模型，通过此模型可以快速有效地得出不同系统结构体系下微处理器设计中的流水线管理方案，找出应遵循的准则．在16位定点DSP核-DSP2000的设计中采用此设计方法，发现能有效地指导设计者进行高效和正确的设计，大大缩短了设计和验证周期．     

运动图像实时压缩的流水线型自分块二维DCT硬件核的设计

为实现运动图像的实时压解传输,在优化二维DCT算法的基础上,采用流水线型自分块结构以及系数转换、矩阵转置、数据装载和截位的通盘解决方式,构造了一个流水线型自分块的二维DCT硬件核,以实现运动图像的实时压缩。     

RISC-V标准指令集的六级流水线设计

基于RISC-V标准指令集,提出一种六级流水线设计方法。首先,分析了流水线级数对处理器性能的影响,在经典五级流水线的基础上将流水线划分为6个阶段,缩短时延,提高主频。其次,为解决流水线中的冒险问题,采用定向前推和插入纵向气泡的方式处理数据冒险问题,使用流水线冲刷解决流水线中控制冒险问题。最后,在EDA工具中,采用RISC-V标准指令集对本设计进行仿真测试,并在FPGA上实现,运行时钟频率可达78.2 MHz。     

基于FPGA流水线RISC微处理器的设计

文章介绍了基于FPGA的流水线RISC微处理器的设计,包括关键模块设计和流水线设计.所设计的微处理器主要由ALU,译码单元,取指逻辑,寄存器堆,指令存储器,数据存储器等关键模块组成,其指令和数据长度都为32位,采用三种寻址方式.通过对关键模块的时序分析,设计合理的流水线.文章着重分析了因流水线产生的相关性问题.并采用旁路技术(Forwarding)和硬件"猜测法"加以解决.综合和功能仿真结果表明该RISC处理器达到了设计要求,其最高时钟频率达到74.59MHz.     

通用EPIC微处理器中指令控制流水线的研究与实现

指令控制流水线是在通用EPIC处理器内部专门为指令控制系统设计的一条与执行流水线相互锁步的流水线，用于携带共用信息和全局控制信息．提出了一种在通用EPIC微处理器设计中采用的指令控制流水线技术，介绍了指令控制流水线的具体设计与实现方法．实际应用表明，指令控制流水线技术能够有效降低EPIC微处理器的设计复杂度．     

以访存为中心的阵列众核处理器核心流水线设计

传统的流水线设计是以转移指令为中心的,大量逻辑资源被用于提高处理器转移预测的能力,以保证向流水线发射和执行部件提供充足的指令流。在阵列众核处理器中提出了一种以访存为中心的核心流水线设计。通过提高访存装载指令在流水线中的执行优先级,以及访存装载指令的预测执行机制,可以有效减少顺序流水线因访存延迟所带来的停顿,提高流水线性能和能效比。测试结果表明,以4KB容量的装载指令访存地址表为例,访存为中心的流水线设计可以带来8.6%的流水线性能提升和7%的流水线能效比提高。     

二维阵列结构的流水线可重构路由进化策略

流水线可重构系统设计方法是目前动态可重构系统设计的一种重要设计方法.为进一步提高流水线可重构系统的性能,讨论并提出了一种简洁高效的流水线路由进化策略:包括基于二维阵列结构的流水线路径时延大小的评估函数、可重构单元阵列使用情况的状态矩阵函数和结合评估函数和状态矩阵的最短时延路径搜索算法.通过对算法的仿真,验证了其正确性和有效性,为下一步研究流水线可重构结构路由的硬件进化方法奠定了理论基础.     

复杂物理模型仿真的多进程流水线方法*

介绍了一种利用并行运算解决高维度、非线性、强耦合系统模型仿真问题的方法。该方法以现场可编程门阵列(FPGA)技术为依托,在流水线设计思想的基础上,利用所提出的流水线算子概念实现了从非线性常微分方程向流水线数据通路的转换过程。该方法为在FPGA上设计模拟各种复杂物理模型的流水线数据通路提供了一种简单有效的解决方案。