基于视频解码芯片与CPLD的实时图像采集系统

一种基于视频解码芯片与CPLD的实时图像采集系统,采用视频解码芯片SAA7114H进行A/D转换,在CPLD芯片XC95216的逻辑控制下通过乒乓缓存技术进行数据存储。     

基于DSP和FPGA的视频图像处理系统设计

介绍了基于TMS320C6416和EP1C4F400C8的实时视频图像处理系统的设计原理.系统以DSP为图像处理核心,以FPGA为数据采集和传输的逻辑控制单元,利用乒乓操作实现数据的缓冲和处理.详细地讨论了视频数据采集部分的结构和FPGA的控制逻辑.以及DSP响应中断后数据的转移和处理.实验表明,此系统实时性和稳定性均达到了设计要求,具有很大实用价值.     

基于FPGA的ITU-656标准视频解码及存储系统设计

本文主要从视频图像采集系统出发,针对基于FPGA视频采集系统中需要实时显示和高效存储视频数据的问题,设计了视频解码和SDRAM存储模块。在整个系统中使用CCD摄像头将采集到的模拟信号经解码芯片ADV7181B解码后,转换为数字信号,并使用乒乓存储方法存储在SDRAM中,以方便提供给后期其他操作。在分析了视频解码及SDRAM的基本原理和主要参数的基础上,利用Verilog语言实现了将有效视频数据分离出来并串行输出,同时也将图像分辨率调整为符合VGA显示的像素大小。另一方面通过乒乓缓存也保证了实时性、高速度的数据存储。最后,经过Modelsim仿真验证,证明了本设计的有效性。     

多路PCM遥测实时数据缓冲接口设计

针对多弹头、多目标遥测实时数据处理的要求，设计了一块计算机接口卡。卡上带有４个数据缓冲块，每块设计为乒乓缓冲工作方式，独立地承担一路ＰＣＭ遥测实时数据的缓冲存储、处理。计算机存取采用存储器分页地址映射方式。各路实时数据接收码率可达１Ｍｂｉｔ／ｓ以上。     

基于FPGA的实时视频处理平台设计

为了能够实时地采集、处理、显示视频,设计并实现了一种基于双PowerPC硬核架构的实时视频处理平台;用硬件实现视频的预处理算法,并以用户IP核的形式添加到硬件系统中,上层的视频处理软件程序则直接从存储器中调用预处理后的图像数据;重点介绍了在FPGA上构建双PowerPC硬核架构的硬件系统;采用乒乓控制算法缓存一行图像数据;用DMA的方式将图像数据保存在存储器中;以边缘检测作为视频预处理算法的一个实例,在平台上实现,实验结果表明,用本平台实现仅需40ms;本平台能够实时处理视频,具有较高的实用价值。     

基于两片MTS320C40的高速数据采集系统

传输带宽和技术干扰能力是评价数据采集系统性能的重要指标。文中采用高速ＤＳＰ芯片ＴＭＳ３２０Ｃ４０和乒乓缓存技术设计的嵌入式高速采集系统,实现了数据的高速采集传输存储;光纤隔离技术的引入,显著提高了系统的抗干扰能力;双ＣＰＵ结构使系统可选择有效数据进行存储,并对部分数据做实时辅助处理;模块化设计思想及大规模可编程逻辑器件的采用,使系统具备较强的可扩展性。     

基于两片TMS320C40的高速数据采集系统

传输带宽和抗干扰能力是评价数据采集系统性能的重要指标。文中采用高速 DSP芯片TMS32 0 C4 0和乒乓缓存技术设计的嵌入式高速采集系统 ,实现了数据的高速采集传输存储 ;光纤隔离技术的引入 ,显著提高了系统的抗干扰能力 ;双 CPU结构使系统可选择有效数据进行存储 ,并对部分数据做实时辅助处理 ;模块化设计思想及大规模可编程逻辑器件的采用 ,使系统具备较强的可扩展性。     

基于FPGA的乒乓存储控制在DSP图像接口的应用

在DSP图像接口设计中，如果DSP的处理速度不能满足输入图像数据速率的要求，则必须考虑使用特殊的存储器结构缓冲保存图像数据。本文提出了一种基于FPGA的实现方法，采用二级流水的乒乓存储控制结构，并考虑了异常处理等一些特殊情况，实践证明运行稳定可靠，适用于DSP系统前端图像数据的高速实时存储和处理。     

高速数据压缩与缓存的FPGA实现

本文设计了一种以FPGA为数据压缩和数据缓存单元的高速数据采集系统,其主要特点是对高速采集的数据进行实时压缩,再将压缩后的数据进行缓冲存储.该设计利用数据比较模块实时地将一个压缩比数组中的最大值保存起来,再将该最大值缓冲存储,从而满足采集系统的需要.文中分别设计了基于双口RAM和FIFO实现的两种缓冲方法,并对仿真结果进行了对比分析,该系统工作频率可迭90MHZ.     

视频缩放在FPGA中的应用和实现

针对某显示系统中监控视频控制器的实际需求,设计了一种可实现四路视频信号实时缩放的电路架构。通过权衡几种常用图像缩放算法的显示质量和硬件可行性,选择用双线性插值算法实现视频的缩放,并在FPGA平台上以双口RAM资源构建的线缓存作为算法硬件实现,该算法主要由视频数据缓冲模块、插值系数产生模块以及整体控制模块构成。本设计在满足视频缩放质量要求的基础上,避免了采用过于复杂算法而消耗过多的FPGA资源,有效地解决了视频缩放时原始图像信息量丢失导致图像失真的问题。结果表明,该设计能够实现任意比例的视频缩放,实时性高,应用灵活,缩放后显示效果良好,能够满足实际工程的要求。