CPU卡虚拟原型验证平台设计

针对CPU卡设计规模小以及设计时间和成本有限等特点,选择合适的片上总线互联结构,设计一套虚拟原型验证平台。介绍虚拟原型验证平台的原理,着重分析采用AHB-lite片上总线结构能够极大地减小CPU卡设计的复杂度。运用搭建的CPU卡虚拟原型验证平台,对CPU卡的架构和自主设计的IP模块进行测试,并在实际的物理原型验证平台上对整个架构进行测试。测试结果表明设计的虚拟原型验证平台可以切实地减少设计的时间和成本。     

RapidIO IP核的验证方法研究

串行RapidIO是针对高性能嵌入式系统芯片间和板间互连而设计的,是未来十几年中嵌入式系统互连的最佳选择之一.在以RapidIO为接口的SOC设计中,对RapidlO IP核的验证是其基础.基于对RapidIO协议的理解,研究了RapidlOIP核功能验证的方法、验证平台的搭建以及验证侧试过程的实施,提出了虚拟平台验证与FPGA原型验证相结合的验证方法.该验证过程搭建了可靠的验证平台,为RapidlO IP核的可靠工作提供了保证.文中的研究工作,从验证思路和方法上对于类似设计的验证具有一定的参考价值.     

一种IEEE1394物理层IP的FPGA原型验证方法

符合IEEE1394协议的物理层IP主要完成总线连接检测、连接管理、仲裁、数据收发等功能,是一款集成高速Ser-des的数模混合SoC。由于在Serdes的测试芯片设计完成前无法对1394物理层IP进行全面验证,因此文中在介绍1394 PHY物理层IP各部分功能的基础上,提出了一种以Xilinx的GTP代替1394物理层Serdes,构建FPGA原型验证平台,采用专用硬件逻辑和软件结合的方式,对1394物理层IP进行充分验证的方法。使用该平台可在Serdes设计未完成前对数字逻辑进行验证,大大缩短物理层IP的开发周期;通过软件控制下的测试项生成、测试过程监控、测试结果判断,可显著提高验证效率。     

UART_16C554的设计

介绍了UART_16C554可复用IP核的设计，通过对器件进行结构划分，RTL级代码的设计，功能仿真，FPGA原型的验证，最终形成了一个与硬件16C554完全兼容的可复用IP核。     

基于FSL总线的UART外设IP核设计

介绍基于MicroBlaze的SoPC系统中FSL总线的结构特点,并对FSL总线和OPB总线加以比较;给出了基于FSL总线的UART外设IP核的硬件设计和驱动设计,并通过实验加以验证。实验证明,设计的UART外设IP核可以集成到SOPC系统中正常工作。     

基于APB总线接口的USART IP核设计与验证

针对传统UART IP核设计中存在的使用场景单一、不能支持同步通信的不足，设计了一款基于APB总线接口的USART外设。采用模块化设计方式通过Verilog语言对APB总线数据传输模块、寄存器组模块、串行数据发送模块、串行数据接收模块、波特率发生模块进行了详细设计，并使用Simvision软件通过UVM验证方法学对电路的异步/同步通信功能进行验证。验证结果表明，设计的IP核在实现异步数据收发的基础上可实现基于SPI协议的同步数据收发，相较于传统的UART IP核设计，具有更强的普适性。     

基于UART的智能卡接口IP核设计

分析了UART核的结构和智能卡的传输协议,提出一种基于UART核的智能卡接口IP核的设计。该设计以成熟的UART核为基础,无需编写异步串口的时序与接口逻辑,仪在串口核中增加收发缓冲器和协议处理等模块,减少了工作量并缩短了开发周期。最后对所设计的IP核进行仿真和实际测试,结果表明该IP核设计正确,运行稳定,适合在多卡系统中应用。     

面向异构多核处理器的FPGA验证

随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array, FPGA)的原型验证平台,并基于FPGA平台开展种类繁多,功能各异的软硬协同验证和调试工作.提出的基于同构FPGA平台对异构多核高性能处理器的FPGA调试、验证方法,有效地利用了异构多核处理器的架构特征,同构FPGA的对称特点,以层次化的方法自顶向下划分FPGA,自底向上构建FPGA平台.结合差速桥、自适应延迟调节、内嵌的虚拟逻辑分析仪(virtual logic analyzer, VLA)等技术可快速完成FPGA平台的点亮(bring-up)和部署.所提出的多核互补,核间替换模拟的调试SHELL等方法可以快速完整地对目标高性能异构多核处理器进行FPGA验证.通过该FPGA原型验证平台,成功地完成了硅前验证,软硬件协同开发和测试,硅后问题复现工作,并为下一代处理器架构设计提供了快速的硬件平台.     

一种面向H．264视频编码器的SoC验证平台

构建了面向H．264视频编码器的SoC验证平台,采用FPGA原型系统完成H．264编码器验证。采用Wishbone总线连接32位微处理器OR1200以及其他的必要IP核构建基本SoC平台,并在此基础上集成H．264硬件编码模块;根据H．264编码器的数据流要求,设计了运行输入／宏块顺序输出的多端口SDRAM控制器;移植了μC／OS—Ⅱ实时操作系统和／μC／TCP—IP协议栈,用于输出编码后比特流。     

基于Xilinx UltraScale+VU9P FPGA的SoC原型验证系统研究

为应对So C设计规模增大、功能复杂化带来的芯片验证耗时太长的问题,通过讨论SoC系统与FPGA原型核心板资源的架构,按照从ASIC到FPGA的移植原理,设计实现一种基于Xilinx UltraScale+VU9P FPGA的原型验证系统。系统基于Xilinx Vivado工具完成逻辑综合、实现,并完成硬件子系统设计。使用逻辑电平转换器芯片,将FPGA原型的1.8V转换为SoC设计IO为3.3V电平的PAD,实现对3.3V标准电平的兼容。通过实验,在该系统上完成了大规模高性能SoC的软硬件协同验证,结果表明系统实现设计预期功能,有助于加快芯片整体的验证速度。