（2,1,7）卷积码编译码器的FPGA实现

卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且（2,1,7）卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog HDL语言设计出（2,1,7）卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快。阐述了编译码器各模块的设计原理,并在ModelSim给出各模块的仿真测试结果。同时对译码器进行纠错性能测试,测试结果表明该Viterbi译码器有良好的纠错性能。     

3G测试系统中的Viterbi译码及其DSP实现及优化

介绍了一种用于测试TD-SCDMA手机终端测试平台中的关键技术——Vjterbi译码。研究用约束度K=9的卷积编码和最大似然Viterbi译码的差错控制方案．在Viterbi译码算法中,提出了原位运算度量、保存路径转移过程和循环存取幸存路径等方法,能有效地减少存储量、降低功耗,使得K=9的Viterbi译码算法可在CCS集成环境平台和TMS320C55X DSP芯片上实现。其性能指标符合3GPP通信协议标准要求．文中给出了适用于DSP编程的算法,给出了DSP具体实现．同时给出了硬件的仿真结果。     

基于VCP的卷积码译码算法研究

目前,Viterbi译码算法主要是在DSP或FPGA中用软件算法来实现,算法复杂度高,译码效率低。针对此问题,介绍TI公司的TMS320C6416 DSP芯片上的维特比协处理(VCP)的结构与原理。对无线通信系统广泛采用的卷积码译码进行研究,用VCP单独进行译码,与DSP的数据交换可以采用增强型DMA(EDMA)来完成,从而用硬件方法实现并行处理,提高译码效率。仿真结果表明使用VCP译码可在降低运算量和占用资源的基础上取得良好系统性能。     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

高速modem的Viterbi译码及其实现

一、引言Viterbi 算法是一种有效的纠错译码算法,它具有显著的检错和纠错能力。但由于算法复杂、运算量大,长期以来很难应用于高速实时处理系统。近年来,随着微处理机技术的发展和数字信号处理技术的广泛应用,涌现出许多高速专用数字信号处理器,这些高速专用芯片的出现使Viterbi 译码用于高速实时处理系统的设想得以实现。在高速数据传输中,采用格状编码和Viterbi 译码相结合的技术可以在不降低传信率、不增加带宽的情况下有效地改善系统的误码性能。本文针对格状编码调制中采用Viterbi 译码时可能遇到的问题进行了分析,提出了解决方法并在此基础上提出一种用高速专用信号处理器TMS 32010实现9600 bit/s Modem 中的Viterbi 译码器的设计方案。同时进行了软、硬件设计。     

基于DSP的Viterbi译码器

研究了数字信号处理(DSP)在移动通信中的应用,主要是Viterbi信道译码算法(VA)的DSP实现,在研究Viterbi译码算法原理的理论基础上,重点研究了DSP实现方法.     

相关跳频序列的Viterbi译码算法及其纠错性能分析

该文分析了相关跳频通信系统中频率转移函数的纠错性能,将Viterbi算法应用于接收端跳变频点序列的译码,并结合相关跳频转移函数的特点对译码过程作出了改进.针对满足最大相关纠错性能的频率转移函数,详细分析了Viterbi算法的译码性能.仿真结果表明,通过相关纠错,对随机错误在低信噪比条件下可以获得5-8dB的增益.     

SOVA算法对Viterbi算法的修正

在Viterbi算法中引入软值进行修正之后的算法称作SOVA算法(Soft Output Viterbi Algorithm)。SOVA算法在Viterbi算法的基础上,路径量度引入了比特先验信息,对每位译码比特以后验概率似然比的形式提供软输出,因而可提供更高的译码性能。特别,SOVA算法可用于级联码的迭代译码,采用Tuobo原理使不同分量码之间交换软信息,从而可显著提高这类码的纠错能力。     

Viterbi译码在TD-SCDMA测试平台中的应用

根据3GPP的规定提出了TD-SCDMA网络测试平台中的Viterbi译码器的DSP实现方案。该方案兼顾了资源消耗和译码效率,提高了译码器的硬件结构和整体性能.通过对TD-SCDMA终端维特比译码的理解,设计出相应网络测试平台中的译码器。并给出了其DSP实现程序,利用CCS集成环境平台和TMS320C55XDSP芯片进行仿真分析。由仿真和测试结果表明,该实现方法在实际应用中检测效果很好。     

大约束度Viterbi译码器中路径存储单元的设计

维特比(Viterbi)译码器由于其优良的纠错性能,在通信领域有着十分广泛的应用。用FPGA实现Viterbi译码算法时,其硬件资源的消耗与译码速度始终是相互制约的两个方面,通过合理安排加比选单元和路径度量存储单元可有效缓解这一矛盾。基于基4算法所提出的同址路径度量存储管理方法能在提高译码速度同时有效降低译码器的硬件资源需求。     

卷积码Viterbi译码器的硬件实现

第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案.本文首先阐述了维特比译码算法,然后论述了(2,1,3)卷积码编码电路和维特比译码的单片机实现方案.最后把维特比算法与交织方案相结合,统计结果表明纠错性能有较大改善.     

CELL/B.E.的高性能维特比译码

Viterbi decoding is widely used in many radio systems. Because of the large computation complexity, it is usually implemented with ASIC chips, FPGA chips, or optimized hardware accelerators. With the rapid development of the multicore technology, multicore platforms become a reasonable choice for software radio （SR） systems. The Cell Broadband Engine processor is a state-of-art multi-core processor designed by Sony, Toshiba, and IBM. In this paper, we present a 64-state soft input Viterbi decoder for WiMAX SR Baseband system based on the Cell processor. With one Synergistic Processor Element （SPE） of a Cell Processor running at 3.2GHz, our Viterbi decoder can achieve the throughput up to 30Mb/s to decode the tail-biting convolutional code. The performance demonstrates that the proposed Viterbi decoding implementation is very efficient. Moreover, the Viterbi decoder can be easily integrated to the SR system and can provide a highly integrated SR solution. The optimization methodology in this module design can be extended to other modules on Cell platform.     

PTCM+8PSK克服相位模糊技术的FPGA实现

8PSK解调存在7种相位模糊,传统的方法不能解决所有的相位模糊。以IP核为基础,设计了能克服7种相位偏转的功能电路。详细地阐述了相位模糊分辨编译码器、归一化速率监控电路、分支旋转和扇区值旋转电路的设计等,并进行了克服相位模糊的纠错性能测试。仿真测试结果表明,设计的PTCM+8PSK译码电路有很好的克服相位模糊的纠错能力,且在信噪比较低的情况下,有很好的纠错性能。     

联合判决估计的Viterbi译码算法

利用相邻几组判决数据之间的相互关系，对这几组数据进行联合判决估计，从而提两了Viterbi译码性能。从理论分析和仿真结果来看，当译码深度τ=2m左右时，译码性能相当于深度2τ传统算法的性能。此外，仿真表明参考状态的位置对性能影响不大。因此该算法在保证同等性能前提下，对留选路径存储的规模和功耗减少约20％，对回溯单元减少达30％。     

基于混沌的纠错编码设计和实现

本文在扩展卡尔曼滤波、混沌信号模拟调制,以及数字纠错编码的码距离度量等思想的基础上,设计和实现了一套基于混沌的模拟纠错编码/解码算法.仿真结果表明在低信噪比情况下,该算法有较强的纠错能力,优于传统的分组交织纠错编码.     

Some new runlength constrained binary modulation codes with error-correcting capabilities

Five new combined error-correcting (d,k) codes for use on bandwidth limited channels are presented. These new codes are compared to known codes with similar parameters. The error behaviour of the new codes after Viterbi decoding on the binary symmetric channel is evaluated by simulation. The power spectral densities are also measured and the results presented.<>     

A reconfigurable, power-efficient adaptive Viterbi decoder

Error-correcting convolutional codes provide a proven mechanism to limit the effects of noise in digital data transmission. Although hardware implementations of decoding algorithms, such as the Viterbi algorithm, have shown good noise tolerance for error-correcting codes, these implementations require an exponential increase in very large scale integration area and power consumption to achieve increased decoding accuracy. To achieve reduced decoder power consumption, we have examined and implemented decoders based on the reduced-complexity adaptive Viterbi algorithm (AVA). Run-time dynamic reconfiguration is performed in response to varying communication channel-noise conditions to match minimized power consumption to required error-correction capabilities. Experimental calculations indicate that the use of dynamic reconfiguration leads to a 69% reduction in decoder power consumption over a nonreconfigurable field-programmable gate array implementation with no loss of decode accuracy.     

一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器，该设计基于卷积码编码及其Viterbi译码原理，完成了Viterhi译码的核心单元算法的优化，并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit／s，同时译码器的电路规模也通过算法得到了优化。