基于IEEE 1500标准的IP核测试壳设计

随着集成电路规模的不断扩大,基于IP核复用的SOC设计技术被广泛应用,但是由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难。IEEE1500标准设立的目标是标准化IP核提供商与用户之间的测试接口,简化核测试信息的复用。本文在研究IEEE1500标准的硬件结构基础上,讨论了1500的测试指令集,然后以基准电路集ISCAS89中的s349时序电路为例,对其进行全扫描设计之后,详细说明了基于IEEE1500标准的IP核测试壳各部分的设计过程,最后通过仿真实验,验证了在不同测试指令和故障模式下,测试壳的有效性。     

基于SoC规范的存储器内建自测试设计与对比分析

集成电路深亚微米工艺技术和设计技术的迅速发展使得SoC存储器的测试问题日益成为制约其技术发展的“瓶颈”。为解决SoC中存储器走线和多IP核测试等问题,本文从嵌入式核测试标准IEEE P1500出发,采用了基于该规范的专用硬件方式内建自测试的设计及实现方法,并通过与传统的存储器内建自测试结构进行比较和分析,证明了基于该规范的内建自测试方案可以在满足功耗约束下减少走线,实现多IP核测试。     

模数转换器的内建自测试结构

介绍了模数转换器的内建自测试结构、工作原理和用途。     

SOC中嵌入式核测试标准IEEE P1500综述与研究

集成电路深亚微米制造技术和设计技术的迅速发展使得SOC得到越来越广泛的应用。随着系统设计规模的日益复杂,SOC的测试由于系统集成了不同的多个IP核变得愈加困难,已经逐渐变成SOC发展中的瓶颈。IEEE为解决SOC测试问题提出了嵌入式核测试标准P1500。文章详细介绍了P1500的测试架构,测试访问机制TAM及核测试描述语言CTL。最后描述了SOC测试集成中的常用模式。     

基于微程序设计的内建自测试技术研究

介绍了一种基于微程序构建的控制系统内建自测试体系,设计中运用了3种不同类型的微指令,将性线移位寄存器作为响应分析器,用于电路响应信号压缩;对自测试体系在测试诊断过程中各微程序执行的工作流程和诊断原理进行详细分析.基于微程序设计的控制系统诊断体系具有较高的故障诊断和检测效果,可精确定位系统中板级电路故障.     

IEEE 1149.7 CJTAG IP核复位与选择单元模块设计

在深入研究IEEE 1149.7标准基础上,针对测试问题,构建符合标准架构的测试目标芯片CJTAG IP核,重点介绍IP核中复位与选择单元(RSU)模块的设计实现.该模块主要实现了四大功能:确定芯片启动模式、产生复位信号、逃脱检测及选择序列产生、IP核在线或离线选择.基于Quartus Ⅱ应用平台设计,通过ModelSim完成仿真验证.仿真结果表明,该复位与选择单元模块产生的信号符合IEEE1149.7标准规定,能够支持目标芯片IP核实现相应的测试功能.     

多目标优化的多存储器内建自测试

片上系统中含有大量的存储器,常使用共享内建自测试电路的方法测试。内建自测试电路的插入过程受到片上系统的面积开销、测试功耗与测试时间的约束。针对这个问题,将多存储器内建自测试建模为多目标优化问题,并提出一种多目标聚类遗传退火算法。该算法在遗传算法的基础上,通过存储器聚类获得存储器兼容组,采用启发式方法获得高质量初始解,提出一种多约束条件下不同权重的目标函数,对较优个体采用模拟退火算法规避局部最优解风险。实验结果表明,该算法比遗传算法性能更优,获得存储器组解进行测试,比现有方法测试功耗降低11.3%,或测试时间降低48.7%,节省了片上测试资源与测试时间。     

层次型IP核测试环单元的设计

为了减少层次型SoC测试时间,实现父核与子核的并行测试,本文设计了一种的测试环单元结构。该测试环单元通过在内部增加一个一位的寄存器,用来满足父核测试对子核的要求,解决层次型SoC中父核与子核并行测试的冲突。利用VerilogHDL进行设计,在QuartusⅡ下通过仿真验证。结果表明此结构安全性得到可靠地保障。     

IEEE1149.1标准的一些问题

本文讨论了ＩＥＥＥ１１４９．１标准的有关问题和某些问题的解决办法。促使该标准有广泛被接受并在工业中能推广使用。     

基于IP核的SpaceWire-PCI通信卡设计

作为一种面向航天应用的通信技术,SpaceWire具有广阔的应用前景。以IP核技术为基础,设计实现了以PCI总线为集成平台的两通道SpaceWire接口通信卡。在对板卡硬件组成进行综述的基础上,详细描述了PCI接口IP核、SpaceWire节点IP核以及驱动程序的设计方法,最后通过软件定时方法对本板卡的转换效率进行了测试。本文设计的通信卡具有尺寸小、布线简单、成本低、功耗低等特点,可以满足航天测控领域需求。     

基于IP Core的PXI Express接口DMA引擎设计

PXI Express是PCI Express在仪器领域的扩展。采用Xilinx公司的PCI Express端点硬核,详细阐述了一种通用DMA引擎的实现方法,对DMA读写操作流程和设计思想进行了详细的分析和说明,并提出了提高DMA引擎数据传输速率的优化方法。分别在硬件层和软件层进行测试,设计的DMA引擎可以达到较高的数据传输速率,为PXI Express接口提供了一种通用的解决方案,可以满足PXI Express系统中对高数据带宽的传输需求,具有很好的应用价值。     

基于AMBA总线的SPI协议IP核的设计与验证

基于AMBA总线接口,设计了一个可灵活配置为Master／Slave模式、可设置传输速率并能适用于4种时钟模式的SPI协议IP核。详细说明了该IP核的系统构架、接口信号和子模块设计,使用Verilog HDL实现硬件设计,通过FPGA时序仿真,验证了该设计在实际工程应用中的有效性。     

基于SOC测试的IEEE P1500标准

集成电路深亚微米工艺技术和设计技术的迅速发展使得系统芯片SOC的应用越来越广泛,而随着S0c规模的不断扩大,测试问题日益成为制约其技术发展的"瓶颈",其解决的关键是嵌入式核测试的复用.本文介绍了国际上正在制订的嵌入式核测试标准IEEE P1500,该标准旨在规范核测试接口,提高SOC级测试集成的效率.文中给出了嵌入式核测试的体系结构、P1500的主要组成部分--Wrapper结构和核测试语言CTL,以及该标准与其他协议的比较.     

基于DDS IP核的无线电罗盘天线信号模拟器的设计与实现

为了对某型机载无线电罗盘进行测试与维修,提出了一种基于DDS IP核的通用无线电罗盘天线信号模拟器的设计方法。首先讨论了无线电罗盘天性信号的格式与特点,然后利用FPGA中的DDS IP核来合成符合规范的无线电罗盘模拟信号,并在Lab Windows/CVI平台上开发了上位机软件,实现人机交互功能,可方便、灵活地对输出信号的频率、方位角和调幅系数等参数进行设置。最后用示波器对设计的无线电罗盘天线信号模拟器进行了测试,测试结果表明其各项参数都能达到设计要求,同时精简了硬件结构、节约了FPGA逻辑资源,并且控制更加灵活。     

基于PCI核的链式DMA的设计

脉冲雷达记录系统的采样速率要求不低于200 MHz,连续记录的数据容量达到几十至几百GB。为了保证如此高速的数据流持续存入磁盘,且不丢失任何数据,必须解决PCI接口设计这一个关键问题。本文研究了一种基于ALTERA公司开发的PCI核PCI_mt64的链式DMA的设计方法。这种方式的DMA能够申请更大容量的内存,其传输效率更高,使得脉冲雷达记录系统的PCI总线能够持续高速地传输大量数据。     

AS5643总线协议IP核设计与实现

AS5643总线是为了满足航空飞行器中高速实时数据传输的应用需求而提出的一种高速总线技术,其以IEEE 1394b协议为基础并对该协议的实时性、确定性、可靠性以及消息传输机制进行增强改进。为了推动AS5643总线技术的应用,针对AS5643总线协议IP核进行研究,设计了基于FPGA的AS5643总线协议模块,并搭建了多节点的总线互联系统对AS5643总线协议模块的功能和性能进行测试。测试结果验证了所设计协议IP核满足AS5643协议规范,实现了高带宽的数据传输,能够满足航空飞行器的应用需求。