H.264指数哥伦布码解码部件的硬件设计和实现

提出了一种针对H.264视频编码标准的变长码-指数哥伦布码解码的硬件设计结构,对传统的桶形移位器进行优化,主要采用基于PLA的并行解码算法以达到实时解码,同时辅助使用串行解码算法降低硬件资源消耗,保证在能够对符合H.264标准baseline Profile的码流实时解码的基础上优化了电路资源,给出实现该硬件结构对应的FPGA仿真结果及其ASIC硬件规模.     

H．264视频编码器中指数哥伦布编码的硬件设计

H．264／AVC是ITU—T和ISO／IEC两大国际组织共同制定的新一代视频压缩编码标准。指数哥伦布编码是熵编码的重要主要组成模块。对从码流中提取的句法元素进行编码。它与基于上下文自适应的可变长编码（CAVLC）或基于上下文自适应的算术编码（CABAC）共同构成了熵编码。本文全面介绍了指数哥伦布的基本原理及本设计中指数哥伦布编码的句法元素,重点阐述了指数哥伦布编码器的硬件实现方法。实验结果表明,该设计能满足分辨率为1920×1080的视频序列的实时编码对质量和速度的要求。     

H．264视频解码器中指数哥伦布的硬件实现

H.264是具有极高压缩率、较好的IP和无线网络信道适应性的最新视频编解标准,本文研究了其中的指数哥伦布解码的算法以及其中解码的硬件实现方式。在实际芯片设计过程中,可以根据不同的性能指标要求来选择合适的硬件电路。     

指数哥伦布码的快速平稳解码算法

在研究分析H.264指数哥伦布码特点的基础上,抛弃了变长码只能逐位读取、逐位判断计算的思路,采用了n比特读取并用设定的公式计算的方法,不仅使得解码时间比较平稳,而且使得统计平均速度是原来的2．6倍。     

H.264解码器的系统设计及CAVLC的硬件实现

设计了一种软硬件协同处理的H.264解码器系统方案,基于该方案给出CAVLC解码模块的硬件实现结构,采用有限状态机实现解码的流程控制,并对其查表部分进行优化.验证结果表明,在尽量降低硬件资源损耗的基础上,该方案能满足H.264基本框架4CIF格式图片30 f/s(帧/秒)实时解码的要求.     

基于H.264的Exp-Golomb解码器ASIC设计

本文设计了一种适用于H.264标准的Exp-Golomb硬件解码器,通过在电路设计中采用桶形移位器、首一检测器等关键单元,实现了码长的快速检测和码流的连续处理,单个时钟周期内可解一个句法元素,有效减少了硬件资源的损耗。     

H.264解码器的设计与优化

介绍了一种H.264(JVT)解码器的软件设计及其优化方法。以H.264测试模型jm50c为参考重新设计H.264解码器,为解码器的设计及优化提供了一种方法。试验结果表明,本方法与jm50c相比,解码速度提高了10-25倍。     

H．264硬件解码器的纠错功能实现

H．264视频压缩标准是目前广播、电视及多媒体领域的研究热点。本文主要研究如何提高解码器的适应性。使之能顺利解码加入随机噪音的H．264视频源编码的码流,它的实现包括硬件设计和软件设计两部分。     

H.264的可编程解码器芯片研究

比较了目前H.264编码解码芯片的各种方案,介绍了基于可编程方案的H.264解码芯片及应用电路,并提出了选用多媒体芯片的策略.     

基于H．264的全高清解码器解决方案的研究

首先简要地叙述了H．264与其他标准相比所具有的优越性,接着系统地阐述了实现H．264全高清解码器的解决方案,并用JM平台对全高清的视频序列进行了解码测试,验证了软解码器方案不具备实时性,采用硬件解码器才是解决全高清视频解码的途径。     

H.264/AVC视频编码标准中CAVLC解码器的设计

提出了一种应用于H.264/AVC的快速低功耗CAVLC解码器设计方法.对较复杂的几个模块进行了算法和结构上的优化,减少了占用的硬件资源,降低了实现复杂性.仿真结果表明:采用该方法设计的解码器可以正确解码每个变换块中的变换系数,且能在一个时钟周期解出一个句法,完全可以满足H.264视频实时解码的要求.     

H.264解码器中一种新颖的去块效应滤波器设计

在此完成了H.264/AVC解码器中高效低功耗的去块效应滤波器设计.该设计采用5阶流水线技术,配合混合边界滤波顺序与打乱次序的存储数据更新机制,解决了数据与结构冒险问题,因此获得了正常流水线操作中的0延迟,使得基于流水线的设计架构得到最大程度的实现,同时提高了系统吞吐量并降低了功耗.该设计在FPGA芯片上验证的工作频率上限大约为200 MHz,吞吐量为滤波单个宏块需要198个时钟周期.使用0.18μmCMOS工艺,Synopsys Co.的DC工具对滤波器模块进行综合,结果为时序收敛,功耗约为2μW.仿真结果显示,可以对QCIF标准的视频(60 f/s)进行实时环路滤波,该环路滤波器可以用于H.264/Avc实时解码器中.     

基于多核可配置DSP实现的H.264解码器

首先介绍了一款具有三核可配置处理器的DSP子系统的架构.3个处理器的结构及运算单元都可单独配置,因此可以更加有针对性、协调地工作.深入研究H.264视频编码标准,制定出解码流程,使DSP子系统中的3个处理器能够以流水线方武解码,从而达到最大的解码速度.     

Symbian平台下基于FFmpeg的H.264解码器的移植

由于无线网络具有数据传输速率低、带宽不稳定、误码率高等缺点,所以如果想在无线网络上传输清晰流畅的视频流数据,必须有先进的视频压缩技术和高效健壮的传输协议的支持。H.264作为首选的视频压缩标准,但在手机视频的实际应用中,还存在诸多手机的播放器本身并不支持H.264编码格式的视频播放。以此为据,阐述了将开源H.264解码器移植到Symbian手机中的实现过程以及需要注意的几个实际问题,对其他手机平台提供了可借鉴的经验。     

VLSI Implementation of H.264 Video Decoder for Mobile Multimedia Application

In this letter, we present a design of a single chip video decoder called advanced mobile video ASIC (A‐MoVa) for mobile multimedia applications. This chip uses a mixed hardware/software architecture to improve both its performance and its flexibility. We designed the chip using a partition between the hardware and software blocks, and developed the architecture of an H.264 decoder based on the system‐on‐a‐chip (SoC) platform. This chip contains 290,000 logic gates, 670,000 memory gates, and its size is 7.5 mm×7.5 mm (using 0.25 micron 4‐layers metal CMOS technology).     

使用两套Slice解码器的H．264硬件解码器设计

在H．264协议中,设定Slice的目的是为了限制误码的扩散和传输,应使得编码的Slice相互之间保持独立。而当一幅图像被划分为若干个Slice后,使用两套Slice编码器对图像进行并行的编码可以大大加快编码速度。而与此同时。需要对编出的码流进行实时解码才能够使得编码器发挥重大的作用。将一幅图像按一个宏块行为一个Slice划分的两套Slice硬件解码器设计已完成。根据H．264协议,两套Slice解码器设计的关键环节是两套Slice解码器在Deblocking Filter部分的交互。设计完成的两套Slice解码器已能够对两套Slice编码器传输过来的1080i／1080p视频码流进行实时解码。     

基于TMS320DM642的H.264视频解码器设计

给出了基于TMS320DM642的H.264视频解码器的设计,并详细讨论了解码器的硬件结构、算法优化、存储器分配以及DSP的PCI驱动程序的编制.     

H.264解码芯片的比较与研究

介绍了H.264解码芯片的发展状况,对比了现在主流的几种解码方案,总结出各种编码方案的优缺点,并根据解码芯片的发展状况,分析了TI公司的达芬奇DM644X系列DSP的结构,对该系列产品的开发特点作了简单的总结.     

基于龙芯3B的H.264解码器的向量化

本文实现了ffmpeg解码器到龙芯3B平台的移植,并针对龙芯3B所支持的向量扩展指令,对ffmpeg解码器进行了向量化。实验结果表明:实现向量化的ffmpeg解码器,其性能比使用GCC向量化编译得到的ffmpeg解码器具有更好的性能,而且性能提升的比率比在一些商业平台上更大。