一种超低功耗、容错的静态随机存储器设计

为了减轻辐射环境中静态随机存储器（SRAM）受单粒子翻转（SEU）的影响以及解决低功耗和稳定性的问题,采用TSMC 90nm工艺,设计了一款可应用于辐射环境中的超低功耗容错静态随机存储器。该SRAM基于双互锁存储单元（DICE）结构,以同步逻辑实现并具有1KB（1K×8b）的容量,每根位线上有128个标准存储单元,同时具有抗SEU特性,提高并保持了SRAM在亚阈值状态下的低功耗以及工作的稳定性。介绍了这种SRAM存储单元的电路设计及其功能仿真,当电源电压VDD为0.3V时,该SRAM工作频率最大可达到2.7MHz,此时功耗仅为0.35μW;而当VDD为1V时,最大工作频率为58.2MHz,功耗为83.22μW。     

高可靠性的读写分离14T存储单元设计

为了提高航空航天设备的可靠性和运行速度,提出了一种新型读写分离的14T静态随机存储器(SRAM)单元。基于65 nm体硅CMOS工艺,对读写分离14T存储单元的性能进行仿真,并通过在关键节点注入相应的电流源模拟高能粒子轰击,分析了该单元抗单粒子翻转(Single Event Upset,SEU)的能力。与传统6T相比,该单元写速度、读静态噪声容限和位线写裕度分别提升了约5.1%、20.7%和36.1%。写速度优于其他存储单元,读噪声容限优于6T单元和双联锁存储单元(DICE),在具有较好的抗SEU能力的同时,提高了读写速度和读静态噪声容限。     

通用总线控制器抗SEU加固设计研究

随着集成电路制造技术的发展,寄存器和SRAM等存储单元在空间辐射环境中越来越容易受到单粒子翻转(SEU)效应的影响.传统抗SEU加固方法分为工艺加固和设计加固,前者依赖于工艺平台,难度大、周期长,后者仅针对芯片内部特定SEU敏感单元.通过提出一种针对通用总线控制器的芯片级抗SEU加固设计方法,采用冗余编码和刷新技术,可以进一步提高芯片的抗SEU能力;通过划分影响域和添加中断源,便于定位芯片中SEU敏感位置,从而有利于片内刷新操作和后续设计优化.实验结果表明,与传统的辐射加固方法相比,新方法具有更高的辐射可靠性和容错能力.     

反熔丝和Flash FPGA对造成器件功能故障具有免疫能力

在设计高可靠性系统时,无论是陆地、航空或太空应用,设计人员都必须非常小心地选择器件技术。如果选择不当会导致FIT(FailuresInTime)大幅度提高,即使基站应用也不例外。军事和航空设计人员认识到半导体器件存在单事件翻转(SingleEventUpset;SEU)效应,以及基于SRAM技术器件的相关软错误率(SoftErrorRate;SER)。SEU的发生是由于带电的亚原子粒子撞击触发器或SRAM单元,这个进入的粒子会沉积足够的电荷,导致触发器或存储器单元的状态改变,以致损坏所存储的数据。因为这种现象不会永久损坏存储单元,SEU常被称为软错误。在太空应用…     

抗单粒子翻转的双端口SRAM定时刷新机制研究

在空间辐射环境下,存储单元对单粒子翻转的敏感性日益增强。通过比较SRAM的单粒子翻转效应相关加固技术,在传统EDAC技术的基础上,增加少量硬件模块,有效利用双端口SRAM的端口资源,提出了一种新的周期可控定时刷新机制,实现了对存储单元数据的周期性纠错检错。对加固SRAM单元进行分析和仿真,结果表明,在保证存储单元数据被正常存取的前提下,定时刷新机制的引入很大程度地降低了单粒子翻转引起的错误累积效应,有效降低了SRAM出现软错误的概率。     

一种交错并行隐式刷新增益单元eDRAM设计

设计了一种与逻辑工艺兼容的64 kb高速高密度嵌入式增益单元动态随机存储器(eDRAM)。该存储器单元通过结构和版图的优化,典型尺寸为同代SRAM的40%。高低阈值管的引入分别改善了单元的读取速度和数据保持时间。同时交错并行隐式刷新机制利用增益存储单元读、写端口独立的结构和操作特性,配以合适的时序和仲裁机制,使得在无额外通信信号和握手接口下,实现刷新与访问互不影响,数据访问率达到100%。相比其他隐式刷新技术,该技术不需要过大的外围开销即可完成访问带宽加倍。芯片用SMIC 0.13μm CMOS工艺实现,大小为1.35 mm×1.35 mm。     

QDR SRAM控制器的设计与FPGA实现

介绍一种新型静态存储器——QDR（Quad Data Rate）SRAM的存储器结构、与系统的接口连接、主要的操作时序。参考实际QDR存储器内部组成。利用FPGA实现存储器控制器的设计实现。旨在通过FPGA的快速、灵活、容易修改的特点，设计并实现在高速数据通信系统中，QDR静态存储器用于处理器和接口连接的外设之间的数据交换。着重分析QDR控制器的读／写操作状态机。     

DDRⅡ SRAM控制器的设计与FPGA实现

介绍一种新型静态存储器--DDRⅡSRAM(静态随机存储器)的存储器结构、与系统的接口连接、主要的操作时序.为实现动态背景信号生成,节省FPGA(现场可编程门阵列)内部资源,引入DDRⅡSRAM存储基带信息,通过DDR控制器控制基带信息高速读取,实现信号生成.深入分析实际DDRⅡSRAM工作原理及内部组成,利用FPGA实现存储器控制器的设计.基于软件无线电思想,通过它的快速、灵活、容易修改的特点,设计并实现在高速数据通信系统中,DDRⅡSRAM用于处理器和接口连接的外设之间的数据交换.FPGA芯片选用XLLINX公司的VIRTEX-4芯片,存储器选用CY7C1420系列芯片.从设计仿真和实验板调试结果可验证,存储器具有很高的传输速度和稳定性能.该实验成果已用于某动态背景信号生成系统中.     

一种改进的对抗软错误电路结构设计

给出了一种改进的基于时钟沿的自我检测和纠正的电路结构,以纠正由单粒子翻转（SEU）引起的数据错误。简单概述了已有的检测和纠正SEU的电路结构,并在该电路的基础上提出了改进的电路结构,以实现对触发器以及SRAM等存储器的实时监控,并可以及时纠正其由于SEU引起的数据错误。采用内建命令进行错误注入模拟单粒子翻转对电路的影响。改进的电路与原来的电路相比,以微小的面积和较少的资源换取更高的纠错率。     

基于DICE结构的SRAM抗辐照加固设计

存储单元的加固是SRAM加固设计中的一个重要环节。经典DICE单元可以在静态情况下有效地抗单粒子翻转,但是动态情况下抗单粒子翻转能力较差。提出了分离位线的DICE结构,使存储单元在读写状态下具有一定的抗单粒子效应能力。同时,对外围电路中的锁存器采用双模冗余的方法,解决锁存器发生SEU的问题。该设计对SRAM进行了多方位的加固,具有很强的抗单粒子翻转能力。     

α粒子注入对SRAM存储单元的影响研究

针对目前SRAM存储单元所面临的α粒子注入引起的软错误问题,首先采用一个简化的反相器模型,模拟其在α粒子注入时的输出变化;然后将该输出用作SRAM存储单元电路仿真的输入信号,研究α粒子注入对存储单元双稳电路稳定性的影响,其中,α粒子的注入通过一个电流源来模拟;最后,比较两种电流源模型下存储单元的存储情况。可以看出,pMOS等效电阻越大或节点电容越小,α粒子的注入越容易导致存储单元软错误的发生。也就是说,临界电荷越小,发生软错误的可能性越大。     

SRAM型FPGA的SEU故障注入系统设计

在研究SRAM型FPGA配置存储器物理结构及配置结构的基础上,发现对FPGA配置文件中的帧数据进行0/1翻转可以实现配置存储器的人为翻转,从而来仿真FPGA的SEU效应.基于部分重构技术设计了一种针对SRAM型FPGA的SEU故障注入系统,通过ICAP来实现部分重构,不需要额外的硬件开销.故障注入系统在XUP XC2VP30开发板上实现,通过对三个FPGA典型设计进行SEU敏感性分析,验证了所设计系统的有效性,并验证了三模冗余的加固效果.     

新型4T SRAM的读辅助电路设计

SoC芯片的很大一部分面积被存储器占据,而静态随机存储器SRAM为主要部分,因此高密度的SRAM研究引起更多重视。随着半导体工艺的不断发展,SRAM存储器的读写性能愈发重要。研究和分析了两种高密度、低功耗、高速的SRAM读辅助电路,即降低字线电压电路和增大供电电压电路。针对存储密度提升的4T SRAM,通过使用读辅助电路,增强了数据读取的稳定性,同时可以保证SRAM的数据写能力。在55 nm CMOS工艺条件下,相对传统6T SRAM,4T存储单元的面积减小20%。仿真结果表明,通过在外围电路中设计辅助电路,4T SRAM的读稳定性改善了134%。     

一种深亚微米SRAM6T存储单元的设计方法

文章首先分析了静态随机存储器（SRAM）6T存储单元结构的基本工作原理,总结了6T存储单元的优缺点并介绍了存储单元的重要参数静态噪声容限（SNM）。在此基础上给出了一种基于实际深亚微米CMOS工艺的存储单元的设计方法,该方法的优势在于首先考虑单个读、写操作的限制,然后将多个限制因素综合在一起考虑,并通过三维曲线图形为仿真提供指导,以提高设计效率,缩短设计周期。最后给出了存储单元的晶体管参数并采用Hspice进行验证,仿真结果表明,采用这种方法设计出来的单元是稳定可靠的。     

自旋反极化电子注入MRAM的发展目标是终极高速存储器

2005年底索尼发布了一款高速存储器,它具备SRAM的运行速率、闪存的非易失性以及无限制的写入次数等特性.该存储器采用了非易失性的8Kbit存储单元阵列,写入时间为2ns.如果再进一步提高集成度,可替代45nm以下工艺的SRAM、DRAM等非易失性存储器.     

130nm工艺极低泄漏电流亚阈值SRAM存储单元设计

本文提出一款工作在亚阈值（200 mV）区域且具有极低泄漏电流的亚阈值SRAM存储单元。该存储单元采用自适应泄漏电流切断机制,该机制在没有带来额外的动态功耗和性能损失的前提下,同时降低动态操作（读/写操作）和静态操作时的泄漏电流。差分读出方式和可配置操作模式的应用,使得本文设计在亚阈值条件下（200 mV）仍然保持足够的鲁棒性。仿真结果表明,相比于参考文献中的亚阈值存储单元本文设计具有：（1）在不同的工艺角下,均具有较大的读噪声容限和保持噪声容限;（2）在动态操作和静态操作时均具有极低的泄漏电流。最后,我们将该存储单元成功的应用于IBM 130nm工艺下的一款 bits存储阵列中,测试结果表明该存储阵列可以在200 mV电源电压条件下正常工作,所对应功耗（包括动态功耗和静态功耗）仅0.13 μW,是常规六管存储单元功耗的1.16%。     

SRAM存储器动态参数测试向量分析

半导体存储器一般由存储体、地址译码驱动器、读/写放大器和控制电路组成,是一种能存储大量信息的器件,它是由许多存储单元组成的。半导体存储器的测试有功能测试、直流参数测试、交流参数测试,而功能测试和交流参数测试对存储器来说是至关重要的。SRAM(静态随机存储器)的功能测试是通过算法图形发生器产生不同的测试图形,对被测器件各个不同存储单位进行读写操作,以检查其功能。主要讲述了SRAM交流参数测试原理及其测试关键技术,介绍了SRAM交流参数测试的故障模型。通过研究SRAM交流参数测试图形向量,给出了SRAM交流参数测试图形向量的优化方法。     

驱动能力对SOI SRAM单元单粒子效应的影响仿真

采用silvaco软件对抗辐射不同沟道宽度的PD SOI NMOS器件单元进行了三维SEU仿真,将瞬态电流代入电路模拟软件HSPICE中进行SRAM存储单元单粒子翻转效应的电路模拟。通过这种电路模拟的方法,可以得到SRAM存储单元的LET阈值。通过对比LET阈值的实际测量值,验证了这种方法的实用性,并对不同驱动能力的SRAM单元进行了翻转效应的对比。在NMOS和PMOS驱动比相同的情况下,沟道宽度越大,SRAM的翻转LET阈值反而越高。     

一种ZBT SRAM接口控制器的设计

ZBT（Zero Bus Trunaround）SRAM是一种高速同步存储器,该存储器在读写周期交替时不需要等待时间。本文针对该存储器在异步系统应用中的信号同步问题,以及利用该存储器实现交替读写的问题,提出了一种ZBT SRAM接口控制器的设计方法。通过对ZBT SRAM工作原理及其读写操作时序的分析,提出了以FPGA为平台实现的接口控制器的设计方案,利用QUARTUS II软件编写接口控制器实现程序,最后通过软件仿真,以及在任意波形发生器中的实例应用,证明了该接口控制器的可行性和实用性。     

部分耗尽SOI静态存储器位线电路的研究

对部分耗尽SOI CMOS静态存储器的位线电路进行了模拟和研究,详细分析了BJT效应对SRAM写操作过程的影响,给出了BJT效应在SRAM写操作过程的最坏条件和最好条件下存储单元门管的瞬态泄漏电流的模拟结果;在详细分析BJT效应影响的基础上,对"First Cycle"效应进行了全面的研究.结果表明,"First Cycle"效应对写操作影响较大;研究了位线电容负载对存储单元门管体电位的依赖.最后,给出了研究结果.