SOC技术及系统级低功耗设计

介绍了SOC设计中的IP核可复用技术、软硬件协同设计技术、SOC验证技术、可测性设计技术以及低功耗设计技术。对SOC低功耗设计中的瞬态功耗优化、平均功耗优化以及功耗的物理来源、电容充放电功耗、短路功耗、静电漏电功耗进行了分析。并对典型SOC设计中采取降低芯片和封装电容、降低电源电压,达到降低功耗的技术进行了研究。最后对系统级功耗设计中的电源系统低功耗设计、工作系统低功耗设计进行了探讨。     

无线传感网络中低功耗处理器的设计和优化

采用90nm工艺设计实现了应用于无线传感网络中的低功耗处理器.为了减小功耗,采用了以下两种方法:(1)采用门控时钟技术来降低动态功耗;(2)采用多阈值电压单元库来减小漏电功耗.通过比较给出了设计优化结果.     

SOC时代低功耗设计的研究与进展

在片上系统(SOC)时代,芯片内核的超高功耗密度以及移动应用市场对低功耗的无止境需求,使低功耗设计变得日益重要.文章全面系统地介绍了低功耗设计的相关内容,包括背景、原理和不同层次的功耗优化技术,着重介绍了面向SOC的系统级功耗优化技术.通过对已有研究成果按设计抽象层次和系统功能的分析,指出了其优化的全局性不够充分.提出了基于软硬件协同设计的系统功耗优化思路和设计流程,展望了SOC低功耗设计的发展方向.     

无线传感网络中低功耗处理器的设计和优化

采用90nm工艺设计实现了应用于无线传感网络中的低功耗处理器.为了减小功耗,采用了以下两种方法:(1)采用门控时钟技术来降低动态功耗;(2)采用多阈值电压单元库来减小漏电功耗.通过比较给出了设计优化结果.     

无线传感网络中低功耗处理器的设计和优化

采用90nm工艺设计实现了应用于无线传感网络中的低功耗处理器. 为了减小功耗，采用了以下两种方法： (1）采用门控时钟技术来降低动态功耗； (2）采用多阈值电压单元库来减小漏电功耗. 通过比较给出了设计优化结果.     

低功耗有源UHF-RFID标签芯片

采用SMIC 0.18 μm CMOS工艺,设计了一种低功耗的超高频有源RFID标签芯片射频接收前端电路.其中,低噪声放大器(LNA)采用共源共栅源极电感负反馈差分结构,下变频混频器(Mixer)采用吉尔伯特(Gilbert)有源双平衡结构.通过整体及模块电路优化,该电路在较低功耗下仍然具有较好性能.仿真结果表明,整个接收端功耗仅为14 mW,与传统射频前端芯片相比,功耗降低53%;整体增益为21.6 dB,噪声系数7.1 dB,三阶输入截止点-18.9 dBm,满足有源UHF-RFID标签芯片低功耗高性能的应用需求.     

低频低功耗无源RFID模拟前端设计与分析

介绍了一款低频低功耗无源射频识别(RFID)技术芯片模拟前端的设计.详细介绍了低频RFID模拟前端的整体结构和主要模块.通过对低功耗带隙基准的设计,产生合适的偏置电压,为其他模块提供偏置,以此来限制其他模块的功耗,达到降低整个模拟前端功耗的目的.通过对高性能解调电路的设计,提高解调精度,保证通信过程准确.芯片采用0.35 μm标准CMOS工艺设计和制作,实际测试结果显示,在要求的最远通信距离时,芯片依然可以正常工作,表明该设计满足实际要求.     

IGLOO——业界极低功耗的FPGA

随着半导体工艺的飞速发展和芯片工作频率的提高,芯片的功牦迅速增加,而功耗增加义将导致芯片发热量的增大和可靠性的下降.因此,功耗已经成为深亚微米集成电路设计中需要考虑的一个重要因素.为了使产品更具竞争力,工业界对芯片设计的要求已从单纯追求高性能、小面积转为对性能、面积、功耗的综合要求.     

虹晶提供基于特许半导体65nm低功耗强化工艺解决方案

IC设计服务厂商虹晶科技宣布,即日起提供基于特许半导体65奈米低功耗强化（65nm Low Power Enhanced．65nmLPe）工艺之系统单芯片平台解决方案（SaC Platform Solution）。此一解决方案不但可以再进一步降低芯片功耗．并再度提升芯片性能表现,克服以往“功耗”与”性能”相互牵制的难题,提升性能的同时能够兼顾低功耗的需求．     

系统芯片中低功耗测试的几种方法

在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域。在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多。测试期间的功耗会引发系统成本上升，可靠性降低，成品率下降。本文介绍低功耗测试技术中的一些基本概念，对已有的几种主要的降低测试功耗方法进行分析，最后给出一种高性能微处理器的真速低功耗自测试方法。     

用于植入式心电监测的12位低功耗SAR ADC

设计并实现了一个用于植入式心电监测的12位低功耗逐次逼近型模数转换器(SAR ADC)。针对低功耗的应用需求,提出了一种静态预放大比较器与动态预放大比较器分时工作的时分比较方案,在保证比较精度的基础上实现了低功耗。针对低采样率时的漏电问题,采用了异步自控制逻辑、双电源电压供电和晶体管的最小栅长堆叠等方法,降低了漏电功耗。设计的ADC采用65 nm CMOS工艺实现。仿真结果表明,采样率为1 kS/s时,信噪失真比SNDR在各工艺角下均不小于69.9 dB,有效位数为11.3位,功耗仅为30 nW,漏电功耗占总功耗的11%,性能优值FoM为11.8 fJ/(conv·step)。     

130nm/90nm工艺下IC设计链中的功耗优化解决方案

随着芯片复杂度的提高,EDA工具在整个设计链中越来越重要;随着工艺特征尺寸的缩小以及手持设备的不断普及,集成电路面临着越来越严重的功耗挑战.因此在IC设计链中优化功耗显得尤为必要.本文在分析了低功耗设计重要性的基础上,重点阐述了一个典型的基于EDA工具的低功耗设计流程,并描述了各阶段为了降低功耗所采取的措施,最后给出了ARM1136JF-S芯片实例.实验结果表明,使用本文的低功耗实现方法可降低功耗40%.     

一种自动化瞬时功耗分析方法

随着IC设计的规模更大,要求速度更快,以及便携式设备的广泛需求,芯片功耗的问题越来越凸显出来。对于纳米尺寸的芯片来说,功耗管理是一个主要的挑战。因此,在芯片的设计阶段功耗分析是贯穿于整个设计流程的重要步骤。在整个设计流程中需要对功耗进行分析并依据分析结果进行低功耗设计,这些技术可以保证芯片的每一部分都能高效、可靠、正确地工作。选择合适的低功耗手段,必须以细致的功耗预估为前提。这样才能保证找到芯片工作时的功耗极值点,这些数值的分析对降低芯片功耗、优化电路设计提供有力支持。     

IP与设计服务

富士通半导体:以55nm工艺提供接近40nm的功耗在移动互联时代,低功耗和低成本芯片技术成为竞争焦点,富士通半导体(上海)有限公司凭借以55nm的工艺提供接近40nm的功耗,满足了客户对低成本和低功耗的需求,并形成自身独特的优势。富士通半导体(上海)有限公司是富士通在中国的半导体业务总部,于2003年8月成立,在北京、深圳、大连、厦门、西安及青岛等地均设有分公司,负责统筹富士通在中国半导体的销售、市场及现场技术支持服务。富士通半导体(上海)有限公司的产品包括专用集成     

集成电路低功耗设计

集成电路的低功耗和散热设计是ASIC(专用集成电路)芯片发展中比较突出的问题。文中从理论上对由于寄生负载电容进行充放电、漏电流和亚阈电流造成的集成电路功耗进行了探讨,从而找出降低集成电路功耗的多种方法。     

低压低功耗无源UHF RFID标签芯片模拟前端电路的设计

本文从设计符合EPCTM C1G2协议的超高频无源射频识别标签芯片的角度出发,对RFID标签芯片模拟前端电路进行设计.通过对各个关键电路的功耗与电源进行优化,实现了一个符合协议要求的低电压、低功耗的超高频无源RFID标签芯片的模拟前端.该UHF RFID标签模拟前端设计采用SMIC 0.18 μm EEPROM CMOS工艺库.仿真结果表明,标签芯片模拟前端的整体功耗控制在2.5 μW以下,工作电源可低至1 V,更好地满足了超高频无源射频识别标签芯片应用需求.     

供电切换在多媒体手机基带芯片中的应用研究

在数字芯片的低功耗架构中,特别是在多媒体手持设备芯片的低功耗架构中,各个功能模块之间的供电切换技术是至关重要的低功耗设计技术。文中以基于90纳米工艺的GSM非智能多媒体手机基带芯片为例,从前段概念设计到后端物理实现具体讲述如何做好供电切换技术在超大规模集成电路中的应用,以及在设计中如何降低漏电流功耗和如何解决时钟树综合等技术难点的方法。     

基于自适应DVFS的SoC低功耗技术研究

对便携式系统设备而言,在采用目前90 nm和130 nm工艺进行新的系统级芯片(SoC)设计中,对整个系统功耗的优化变得与性能和面积的优化同等重要.为此,简单介绍了涵盖静态功耗和动态功耗的低功耗技术,同时提供了一种能够通过使用前向预测反馈的动态电压频率调节(DVFS)系统,并对该技术的可行性进行了建模分析,验证了自适应DVFS方式的有效性,同时也给出了评估DVFS仿真的有效途径.     

近在咫尺,又远在天涯的深亚微米设计

伴随着摩尔定律,半导体产业终于跨入深亚微米时代。在获得了预期的高性能与低功耗的设计效果的同时,人们却发现随之而来的并非全是令人振奋的好消息。设计厂商发现,以往传统的一次流片的签字确认的验证总是失败;回过来再看设计验证的流程当中,工程师又发现进入65纳米之后芯片的漏电流、散热更是无法轻松掌控;信号的完整性、工艺可变性更加难以捉摸,设计出来的产品往往无法确保能生产出来。这么多的噩耗似乎完全掩盖了工艺进入65nm给我们所带来的喜悦。65nm工艺所能实现的更高的性能以及更低的功耗和成本的愿景就像咫尺之外的奶酪一样让人惋…     

ULSI后端设计低功耗技术研究

提出一种新的ULSI后端设计低功耗流程,重点分析了版图压焊点位置摆放、宏单元位置规划、电源网络布局及物理综合功率优化设计等四项关键技术。采用SMIC 0.18 μm 1P6M 自对准硅化物CMOS工艺,设计了一种新型雷达SoC芯片,电路版图尺寸为7.825 mm×7.820 mm,规模为200万门,工作频率为100 MHz。实验结果表明,采用低功耗物理设计技术后,芯片功耗降低12.77 %,满足350 mW功耗的设计要求。该电路已通过用户的应用验证,满足系统小型化和低功耗需求。