90 nm工艺SOC芯片多阈值低静态功耗设计

为了降低纳米级芯片设计中功耗主体之一的静态功耗,从产生静态功耗的来源出发,提出了使用多阈值技术降低静态功耗,给出利用多阈值技术的多种实现方法.以COSTARⅡ芯片为实例,利用90 nm多阈值单元库进行低静态功耗设计.结果表明,利用多阈值技术设计来降低功耗是可行的,并对各种实现方法进行比较分析,可作为低静态功耗设计的参考.     

纳米级工艺下多处理器功耗评估与优化技术

随着处理器设计进入纳米级工艺,功耗不可避免地成为阻碍摩尔定律继续快速前进的主要因素之一。与此同时片上多核处理器（Chip Multiple Processors——CMP）已成为当今处理器设计的主流。本文主要从体系结构设计的角度,对纳米级工艺下片上多核处理器的功耗评估方法及不同构件的低功耗技术进行概括性介绍,为目前片上多核处理器的结构设计提供参考。     

130nm/90nm工艺下IC设计链中的功耗优化解决方案

随着芯片复杂度的提高,EDA工具在整个设计链中越来越重要;随着工艺特征尺寸的缩小以及手持设备的不断普及,集成电路面临着越来越严重的功耗挑战.因此在IC设计链中优化功耗显得尤为必要.本文在分析了低功耗设计重要性的基础上,重点阐述了一个典型的基于EDA工具的低功耗设计流程,并描述了各阶段为了降低功耗所采取的措施,最后给出了ARM1136JF-S芯片实例.实验结果表明,使用本文的低功耗实现方法可降低功耗40%.     

基于平台和层次化功耗管理的蓝牙SoC研究与设计

分析了蓝牙技术规范,提出了一种基于平台的蓝牙片上系统的设计方法,实现了蓝牙基带IP设计与性能评估,采用了融合有限状态机和门控时钟的低功耗设计,并结合层次化功耗管理策略实现了基于平台的低功耗蓝牙片上系统,基于实现的蓝牙系统平台完成了蓝牙SoC软硬件协同设计和验证,提出了一种基于片上系统平台的测试方法,并进行了实测,结果表明系统开发周期短、易扩展、功耗低并具有良好的传输特性。该设计已用于标准蓝牙通信系统的构建,并基于该系统平台进行蓝牙功能改进,实现了增强型蓝牙通信系统。     

一种安全SoC芯片的物理设计

本文介绍了一种安全SoC芯片架构,描述了物理设计的指标要求及其在0.13μm GSMC CMOS工艺上的物理设计,重点阐述了物理设计的中的3个关键技术——时序收敛设计、低功耗设计以及IO规划设计,并探讨了安全芯片物理设计上的自身安全性设计考虑。通过签核级的分析,该芯片最终满足了指标要求。该芯片包含36个时钟域,4种低功耗工作模式,约有26万个标准单元,72个宏模块,130个pad,合计约560万个逻辑等效门,芯片面积5.6mm×5.6mm。     

一种安全SoC芯片的物理设计

本文介绍了一种安全SoC芯片架构,描述了物理设计的指标要求及其在0．13umGSMCCMOS工艺上的物理设计,重点阐述了物理设计的中的3个关键技术——时序收敛设计、低功耗设计以及IO规划设计,并探讨了安全芯片物理设计上的自身安全性设计考虑。通过签核级的分析,该芯片最终满足了指标要求。该芯片包含36个时钟域,4种低功耗工作模式,约有26万个标准单元,72个宏模块,130个pad,合计约560万个逻辑等效门,芯片面积5．6mm×5．6mm。     

基于布线轨道的SoC芯片供电带设计优化

针对传统用Synopsys公司IC Compiler工具自动生成供电带的设计方法会对布线资源产生一定程度的浪费,而影响物理设计布线质量的情况,提出了一种基于布线轨道的供电带设计优化方法。该方法在保证电压降的基础上,充分利用布线轨道,将供电带设计简化为两个参数的选取,同时推导出这两个参数与供电带占用布线轨道比例的关系公式,为后续设计流程留出足够的布线资源,提高芯片整体布线质量。将该方法用在一款采用TSMC 0.152μm Logic 1P5M CMOS工艺的电力载波通信芯片物理设计中,芯片数字规模约80万门。结果表明,在电压降保持稳定的情况下,释放了总共约300条布线轨道,为成功完成物理设计奠定了基础。     

应用于低功耗SoC的动态时钟管理技术

文章着重分析了基于系统级的低功耗技术,提出了动态时钟管理技术,介绍了其背景、原理以及在系统低功耗中发挥的重要作用。最后,将该技术应用到一款LCD控制器中。事实表明,动态时钟管理技术在保证系统性能的前提下,大大降低了功耗,取得了很好的效果。     

深亚微米工艺下系统芯片低功耗技术

功耗问题将成为系统芯片发展的一个瓶颈.影响深亚微米工艺下系统芯片的功耗因素比较多,论文从不同的层次对功耗进行分析,找到影响电路功耗的主要因素.对系统芯片而言,其电路规模比较大,工作模式复杂、工作速度较高,因此全面降低芯片功耗是设计者在规划时就必须考虑的重要因素.文中以实际设计的系统芯片为例,从系统级、电路级、逻辑级等不...     

低功耗优先的片上网络映射优化方法

在分析片上网络通讯功耗与通讯流量的关系模型的基础上,针对片上网络设计中的映射问题,提出了一种新的降低通讯功耗的映射方法,该方法首先对映射过程做预处理,划分成若干候选图,将通讯量大的IP核映射到与其他资源节点距离较短的位置上,利用预处理的结果产生初始解,结合流量估算技术对映射空间动态搜索,从而实现将通讯任务图中的IP核映射到NoC结构图的资源节点上.实验结果表明该方法能有效地降低NoC的通讯流量,从而更加适合求解片上网络的低功耗映射问题.     

Tensilica第二代钻石系列为SoC设计提供更佳选择

继一年前钻石系列处理器的成功面世之后，日前，TensilicG在京发布了106Micro控制器及第二代钻石系列标准处理器，具有低功耗、高性能、低成本特性，这对于SoC片上系统设计尤为重要。     

德州仪器计划采用65nm工艺

德州仪器日前宣布了65nm半导体制造工艺技术的详细信息，与90nm技术相比，采用该技术可将晶体管体积缩小一半，性能提高40％，不仅可将空闲晶体管的功耗降低100倍，而且可同时集成数亿个晶体管，以支持片上系统(SoC)的模拟与数字功能。目前，4MB SRAM内存测试阵列已经投入正常使用，计划于2005年第一季度推出采用新工艺技术构建的无线产品样品。     

SoC设计的关键技术

系统级芯片设计技术作为当今超大规模集成电路的发展趋势，是21世纪集成电路技术的主流，但是这种新技术的产生面临着一些设计问题和挑战。本文介绍了SoC的主要设计技术，并阐述了SOC设计中存在的一些技术挑战等。     

深亚微米SOI工艺SoC设计中天线效应的消除

深亚微米SOI片上系统芯片(SoC)因其工艺特性,按照常规的布局布线(PNR)流程,出现了约一万个天线效应违规。介绍了一种在布局布线阶段不插入反偏二极管就可以消除大量天线效应违规的优化迭代流程。通过对天线效应的产生以及天线比率公式的分析,从线长和栅面积角度考虑天线效应的修复,结合自动布局布线设计工具SoC Encounter对这些因素的控制,可以在布局布线阶段消除天线效应的违规,并能与版图验证的结果保持一致。在一款通用抗辐照SoC芯片的设计中,应用该优化流程在布局布线阶段消除了设计中的天线效应违规,有效节约了芯片整体设计时间。     

SOC时代低功耗设计的研究与进展

在片上系统(SOC)时代,芯片内核的超高功耗密度以及移动应用市场对低功耗的无止境需求,使低功耗设计变得日益重要.文章全面系统地介绍了低功耗设计的相关内容,包括背景、原理和不同层次的功耗优化技术,着重介绍了面向SOC的系统级功耗优化技术.通过对已有研究成果按设计抽象层次和系统功能的分析,指出了其优化的全局性不够充分.提出了基于软硬件协同设计的系统功耗优化思路和设计流程,展望了SOC低功耗设计的发展方向.     

SoC中的IP核同步设计方法

基于对IP核复用的集成效率考虑,针对片上系统的设计特点构造了一种新型的IP核模型.该模型包括用于描述IP核的延迟信息的时序接口模块、多时钟域适应的再同步接口模块和IP功能描述模块.然后给出了该模型在片上系统中的集成方法.实际电路综合结果表明,和现有IP核集成相比,应用该模型进行片上系统集成,设计效率可以提高近30%,性能提高约15%.     

SoC设计中的低功耗策略

低功耗设计已经成为片上系统(SoC)设计的主题.当今的设计已经从过去的性能、面积二维目标转变为性能、面积和功耗的三维目标.本文深入探讨了片上系统设计中的低功耗设计策略,在晶体管和逻辑门级、寄存器传输级和系统结构级各设计抽象层次上阐述了低功耗设计所面临的问题,并给出了各级的低功耗优化策略.     

Synopsys和中芯国际合作推出65nm～40nm的SoC设计解决方案

<正>全球领先的半导体设计、验证和制造软件及知识产权(IP)的供应商新思科技有限公司和中芯国际集成电路制造有限公司11月15日宣布已正式提供用于中芯国际先进65nm工艺的系统级芯片(SoC)综合设计解决方案。该解决方案将Synopsys丰富的Design Ware(?)接口、模拟IP产品组合和     

加快产品上市的需求推动SoC设计抽象更上一层楼

也许你会花上一个月的时间以手工方式完成SoC（片上系统）芯片最后数百平方微米的设计,或者你可以将产品上市时间提前一个月。忘掉那些手工劳作吧!在当今日新月异的消费电子行业中,尽可能缩短产品上市时间已经成为最大限度地提高半导体产品销售和赢利的唯一有效的手段。机会在于你能够在18个月左右的时间里将SoC移植到下一代的CMOS工艺技术,从而进一步降低SoC的价格。     

SoC片上系统总线分析与研究

随着IC制造技术的革新,基于IP核复用的片上系统设计日益成熟并得到广泛应用。为进一步标准化IP核间的互连规范,提高开发效率,各厂家和组织积极从事片上系统总线标准的制定工作,其中应用较为广泛的有ABMA总线、CoreConnect总线、Avalon总线及Wishbone总线。本文对以上总线标准的特性、系统组成和应用范围做了详细分析,展望了其发展前景。