基于增强型延时感知CSE算法的AES S盒电路优化设计

针对高级加密标准（AES）S-盒优化,提出了一种增强型延时感知公共项消除（CSE）算法.该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中.采用该算法优化了基于冗余有限域算术的S盒实现电路,确定了延时最优、面积最优的两种S盒构造.实例优化结果表明所提出算法的优化效率高、优化结果整体延时小.所设计的S盒电路基于65nm CMOS工艺库综合,结果表明,对比于已有文献中S盒复合域实现电路,所提出面积最优S盒电路的面积-延时积最小,比目前最小面积与最短延时的S盒组合逻辑分别减少了17.58%和19.74%.     

一种低功耗抗差分功耗分析攻击的SM4算法实现

128位的SM4算法是我国公布的第一个商用密码算法,主要应用于无线局域网.为了提高算法的抗差分功耗分析攻击能力,SM4算法采用了加法掩码的方法来抵抗一阶差分功耗分析攻击.通过功耗分析攻击实心眼可以发现,加法掩码后的SM4算法能够有效地抵抗差分功耗分析攻击.为了实现一款面积小、功耗低SM4算法硬件电路,SM4S盒硬件电路采用了PPRM结构.在SMIC 0.18μm的工艺库下功耗仿真值为0.74mW@10MHz,PPRM结构的S盒与复合域方法实现的S盒相比功耗减少了70%.     

一种AES算法中S盒和逆S盒替换的表达式方法

S盒替换与逆S盒替换是AES算法性能的主要瓶颈,它直接影响AES芯片的运算速度.在优化Q-M化简法基础上,提出了一种实现AES算法中S盒替换和逆S盒替换的表达式方法,这种表达式方法相比于普遍使用的查表法,其延时减小了8.5%,面积减小了27.4%,功耗减小了17%.     

基于多因子CSE算法的AESS-盒电路优化设计

针对高级加密标准(AES)S-盒优化,提出了一种新的多因子公共项消除(CSE)优化算法.多因子CSE算法通过对组合逻辑表达式中所含因子最多的公共项优先消除,以简化逻辑表达式,从而有效地减少S-盒电路结构中的GF(2^4)域乘法逆电路和映射矩阵电路的面积和时延.结果表明,多因子CSE算法具有计算速度快,优化效率高的特点.优化后的S-盒组合逻辑电路采用0.18μm CMOS工艺,设计出的S-盒面积-延时积比目前最小面积和最短延时的S-盒组合逻辑电路分别减少了10.32%和19.64%.     

布尔函数法实现S盒在FPGA中的应用

S盒是一种非线性部件,在密码算法中占有重要的地位.在密码算法的FPGA实现过程中,S盒的实现一定程度上决定了算法的运行性能.传统的方法是利用FPGA内部集成的存储块生成查找表的方式实现.采用布尔函数方法实现S盒目前应用较少,该方法在某些情况下能提高FPGA中算法的运行性能,在实现输入位宽越小的S盒时越具有优势.文中以AES算法的S盒为例,给出了基于布尔函数实现S盒的步骤及仿真结果和电路延时分析.     

基于持续性故障的分组密码算法S盒表逆向分析

基于故障注入的逆向分析技术通过向运行保密算法的设备中注入故障,诱导异常加密结果产生,进而恢复保密算法内部结构和参数.在除S盒表外其他运算结构已知的前提下,本文基于持续性故障提出了一种分组密码算法S盒表逆向分析方法.我们利用算法中使用故障元素的S盒运算将产生错误中间状态并导致密文出错这一特点,构造特殊的明文和密钥,诱导保密算法第二轮S盒运算取到故障值,从而逆向推导出第一轮S盒运算的输出,进而恢复出保密算法S盒表的全部元素.以类AES-128(Advanced Encryption Standard-128)算法为例,我们的方法以1 441 792次加密运算成功恢复出完整S盒表,与现有的其他逆向分析方法进行对比,新方法在故障注入次数和计算复杂度上有明显优势.进一步,我们将该方法应用于类SM4算法,并以1 900 544次加密运算恢复出保密S盒表.最后,我们综合考虑了分组密码算法的两种典型结构Feistel和SPN(Substitution Permutation Network)的特点,对新方法的普适性进行了讨论,总结出适用算法需具备的条件.     

FPGA上抗侧信道攻击的密码算法实现

密码算法在运行时可能会受到侧信道攻击,抗侧信道攻击的FPGA密码算法实现是目前研究的一个热点。通过随机数保护关键数据的S盒移位掩码法被认为是一种有效的防御手段。采用该方式实现的密码算法在提高运行安全性的同时,可能会带来硬件资源开销的增加及加解密速度的降低。通过对SM4算法的实现表明,采用合适的实现方式时S盒移位掩码法抗侧信道攻击实现对算法硬件资源开销及加解密速度影响不是太大,具有一定的实用价值。     

基于SAKURA-G实验板的SM4硬件电路能量攻击研究

目前,公开研究SM4能量攻击的实验中,功耗波形都采用计算机仿真、单片机软件实现等手段,这与实际中使用的SM4硬件电路实现的功耗尚有很大差别.由此分析了一种SM4算法硬件电路实现的安全性,将它的Verilog硬件电路下载到SAKURA-G开发板中,并采集其实际运行时的功耗信息.通过相关性能量分析技术对首轮S盒输入、首轮S盒输出、首轮输出寄存器多个可能泄露信息的位置进行攻击,还原了首轮子密钥.通过相同方法可以还原第2~4轮子密钥,最终推导128比特源密钥.最后分别从系统级和算法级探讨了相应的防御对策.     

一种有效缩减AES算法S盒面积的组合逻辑优化设计

 通过对AES算法S盒构造原理的研究,利用其中仿射变换的系数具有循环移位的周期性特点对电路结构进行改进,提出一种面积优化的AES算法S盒组合逻辑电路设计方法。该方法基于流水线技术,采用倍频复用的电路结构,较传统结构减少了逻辑资源的使用。经过EDA工具综合仿真和实际系统验证,该方法比Wolkerstorfer和Satoh的S盒有限域实现的硬件规模分别缩减了47.53%和41.49%,比Morioka的S盒真值表实现的硬件规模缩减了21.43%。该设计方案已成功用于一种基于FPGA实现的密码专用处理器设计中。     

基于RISC-V指令扩展的低开销SM4算法设计与实现

为了保障工业物联网采集数据的机密性,同时考虑到物联网终端设备资源受限与成本低廉的特点,提出以软硬件协同设计的方式实现SM4算法,以平衡资源开销、性能和延时。在开源RISC-V指令集的基础上,增加了两条自定义指令以实现密钥扩展和加解密算法的轮函数,设计了一款低开销的SM4指令功能单元硬件电路结构。从时钟周期精确的仿真结果来看,与无扩展指令的实现相比,延时缩减81.72%,吞吐率提升4.47倍。从SMIC 180 nm工艺下综合结果来看,SM4指令功能单元仅占用了1684门,与参考文献相比,资源开销至少降低38.9%。     

RISC微处理器S盒替换指令扩展

为解决RISC微处理器实现S盒替换操作效率低下这一问题,提出一种通过设计S盒替换专用模块和指令进行指令扩展的方法,使得微处理器在执行S盒替换操作时具有较高性能.根据分组密码算法S盒替换的操作特征,设计支持8-32、8-8、6-4、4-4四种常用模式的S盒替换模块和操作指令,最后采用布尔函数的方法完成S盒替换模块的电路设计.用EDA软件进行验证,实验结果表明处理器能够正确执行S盒替换操作且能够显著提升性能.     

一维鲁棒混沌映射及S盒的设计

本文利用Li-York混沌判别定理,构造了一类分段线性连续混沌映射.基于此类映射,建立了一个构造一类分段非线性鲁棒混沌映射的判别定理.作为应用,构造了一个由多项式函数和三角函数映射合成的分段非线性鲁棒混沌映射.通过计算该混沌映射的分岔图,验证了映射在参数范围内的混沌性.作为鲁棒混沌的应用,设计了三个基于分段非线性鲁棒混沌映射的伪随机数发生器.在此基础上,利用混沌映射对初始参数的敏感性,提出了批量生成S盒的算法.S盒密码性能的分析结果表明,生成的S盒具有良好的密码学性能,可以较好的抵抗线性与差分攻击,为密码算法的研究发展提供基础与条件.     

基于冗余有限域算术的AES S盒高效故障检测方案

为使AES S盒的多奇偶校验故障检测方案具备预期故障检测能力,提出了由预期故障覆盖率确定预测奇偶总数的参数计算模型.根据模型确定的预测奇偶总数,为基于冗余有限域算术的S盒定制了两种多分块多奇偶校验的故障检测方案.推导优化了各分块预测奇偶计算公式,并通过穷举搜索找到了使整个电路结构最优的多项式系数与映射矩阵.仿真结果表明两种方案的随机多故障覆盖率均约为97%,验证了参数计算模型的有效性,突发故障覆盖率分别约为61.8%、76.3%,优于已有文献中大部分故障检测方案.综合结果表明,对比于已有文献中具有相似故障检测能力的故障检测S盒电路,所设计电路的面积-延时积最小.     

基于多项式基的Camellia算法S盒硬件优化

该文提出一种基于不可约多项式的Camellia算法S盒的代数表达式，并给出了该表达式8种不同的同构形式。然后，结合Camellia算法S盒的特点，基于理论证明给出一种基于多项式基的S盒优化方案，此方法省去了表达式中的部分线性操作。相对于同一种限定门的方案，在中芯国际(SMIC)130 nm工艺库中，该文方案减少了9.12%的电路面积；在SMIC 65 nm工艺库中，该文方案减少了8.31%的电路面积。最后，根据Camellia算法S盒设计中的计算冗余，给出了2类完全等价的有限域的表述形式，此等价形式将对Camellia算法S盒的优化产生积极影响。     

白盒SM4的分析与改进

差分计算分析(DCA)是一种应用于白盒实现安全性分析的侧信道分析手段,其高效性在白盒高级数据加密标准(AES)的分析工作中已得到验证。该文针对白盒SM4方案提出一种类差分计算分析的自动化分析方法,该分析以白盒SM4方案中的查找表结果为分析对象,采用统计分析的方法提取密钥,称为中间值平均差分分析(IVMDA)。相比于已有的白盒SM4的分析方法,中间值平均差分分析所需要的条件更少,分析效率更高。在对白盒SM4方案进行成功分析后,该文提出一种软件对策以提高白盒SM4方案的安全性,该对策利用非线性部件对白盒方案中的中间状态进行混淆,消除中间状态与密钥之间的相关性。实验证明该对策可以有效抵抗中间值平均差分分析。     

基于AES算法中S盒的分析研究与改进

由于AES S盒代数式只有9项过于简单且仿射变换对周期和迭代输出周期过短的原因,提出了一种新的构造S盒的解决方法。该方法通过在有限域上利用拉格朗日插值公式完全展开的系数求解方法得出了S盒和逆S盒的代数式系数表。与AES S盒构造原理导出的代数式相比,该方法具有直观且简单通用的特性。MATLAB仿真结果显示,新S盒的构造时间最短。其仿射变换周期和迭代输出周期分别高达16和256。S盒和逆S盒的严格雪崩准则距离分别降为376和304。S盒的代数式项数提高到253项。表明新S盒具有更复杂的代数结构、较好的差分特性以及非线性,同时根据仿射变换次数和S盒的构造时间进一步说明新S盒的设计既简洁又高效。      

白盒SM4优化算法在水印技术中的应用

针对目前应用软件缺乏防止动态调试方法的问题，提出了一种白盒SM4算法与水印技术相结合的方法。对白盒SM4算法的仿射变换及迭代进行合理的优化，结合水印算法的关键技术，检测代码是否被篡改。如果被篡改就立即启动响应代码，通过改变其入口函数等方式，使程序失效。在满足手机应用白盒环境的前提下，其空间复杂度可降低为原来的1/2，时间效率可以提升四倍左右。通过数据计算可知，所提的白盒算法满足多样性要求，并可以抵御BGE(Billet,Gilbert,EchChatbi)攻击。     

分组密码中基于混沌映射的动态S盒构造

S盒是分组密码算法的唯一非线性部件,为了产生更加安全的动态S盒,提出了一种基于Logistic混沌映射和Tent混沌映射构造动态S盒的方法。在Logistic混沌映射的初值敏感性的基础上,生成的动态S盒是与密钥相关的。对S盒的双射性、非线性度、严格雪崩准则、输出比特间独立性、均匀差分性和灵敏度进行了测试和分析。各项理论分析和实验结果表明,该算法产生的动态S盒能够较好地符合各项设计准则,可以满足密码算法的安全性。     

减缩轮PRIDE算法的线性分析

PRIDE是Albrecht等人在2014美密会上提出的轻量级分组密码算法.PRIDE采用典型SPN密码结构,共迭代20轮.其设计主要关注于线性层,兼顾了算法的效率和安全.该文探讨了S盒和线性层矩阵的线性性质,构造了16条优势为2^-5的2轮线性逼近和8条优势为2^-3的1轮线性逼近.利用合适的线性逼近,结合密钥扩展算法、S盒的线性性质和部分和技术,我们对18轮和19轮PRIDE算法进行了线性分析.该分析分别需要2⁶⁰个已知明文,2^74.9次18轮加密和2⁶²个已知明文,2^74.9次19轮加密.另外,我们给出了一些关于S盒差分性质和线性性质之间联系的结论,有助于减少攻击过程中的计算量.本文是已知明文攻击.本文是关于PRIDE算法的第一个线性分析.     

多规格S盒的硬件实现方法

本文用VHDL硬件描述语言实现了1个多规格S盒,兼容1组8×8规格的S盒和4组6×4规格的S盒。通过改变控制编码,它可以实现8×8和6×4规格的任意布尔函数变化,可以满足DES算法和AES算法中的S盒变换,也为密码算法可重组系统设计提供了一个通用IP。