一种低开销的抗SEU锁存器

随着微电子技术的不断进步,集成电路工艺尺寸不断缩小,工作电压不断降低,节点的临界电荷越来越小,空间辐射引起的单粒子效应逐渐成为影响芯片可靠性的重要因素之一。针对辐射环境中高能粒子对锁存器的影响,提出了一种低开销的抗SEU锁存器(LOHL)。该结构基于C单元的双模冗余,实现对单粒子翻转的防护,从而降低软错误发生的概率。Spice模拟结果显示,与其他相关文献中加固锁存器相比,LOHL在电路面积、延迟和延迟-功耗积上有优势。     

一种高性能低功耗SEU免疫锁存器

为了缓解瞬态故障引发的软错误,提出一种对单粒子翻转完全免疫的加固锁存器。该锁存器使用4个输入分离的反相器构成双模互锁结构,使用具有过滤瞬态故障能力的C单元作为输出级,采用快速路径设计和钟控设计以提升速度和降低功耗。Hspice仿真结果表明,该电路结构没有未加固节点,所有节点都具有自恢复能力,适用于门控时钟电路。相比于SIN-LC,Cascode ST,FERST,TMR和SEUI加固等类型的锁存器,该锁存器的延迟、功耗、功耗延迟积平均下降82.72%,25.45%,84.24%。此外,该电路结构受工艺角、供电电压和温度扰动的影响较小。     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。     

基于C单元反馈回路的容SEU锁存器设计

随着电子技术的不断发展,集成电路的特征尺寸不断缩小,导致电路对宇宙高能粒子引发的单粒子翻转愈发敏感。提出了一种对单粒子翻转完全免疫的抗辐射加固锁存器。该锁存器利用具有过滤功能的C单元构建反馈回路,并在锁存器末端使用钟控C单元来阻塞传播至输出端的软错误。HSPICE仿真结果显示,在与TMR锁存器同等可靠性的情况下,该锁存器面积下降50%,延迟下降92%,功耗下降47%,功耗延迟积下降96%。     

一种低开销加固锁存器的设计

针对单粒子翻转问题,设计了一种低开销的加固锁存器。在输出级使用钟控C单元,以屏蔽锁存器内部节点的瞬态故障;在输出节点所在的反馈环上使用C单元,屏蔽输出节点上瞬态故障对电路的影响;采用了从输入节点到输出节点的高速通路设计,延迟开销大幅降低。HSPICE仿真结果表明,相比于FERST,SEUI,HLR,Iso-DICE锁存器,该锁存器的面积平均下降23.20%,延迟平均下降55.14%,功耗平均下降42.62%。PVT分析表明,该锁存器的性能参数受PVT变化的影响很小,性能稳定。     

40 nm CMOS工艺下的低功耗容软错误锁存器

为了降低集成电路的软错误率,该文基于时间冗余的方法提出一种低功耗容忍软错误锁存器。该锁存器不但可以过滤上游组合逻辑传播过来的SET脉冲,而且对SEU完全免疫。其输出节点不会因为高能粒子轰击而进入高阻态,所以该锁存器能够适用于门控时钟电路。SPICE仿真结果表明,与同类的加固锁存器相比,该文结构仅仅增加13.4%的平均延时,使得可以过滤的SET脉冲宽度平均增加了44.3%,并且功耗平均降低了48.5%,功耗延时积(PDP)平均降低了46.0%,晶体管数目平均减少了9.1%。     

一种自恢复容SEU锁存器的设计

随着集成电路工艺水平的不断提高、器件尺寸的不断缩小以及电源的不断降低,传统的锁存器越发容易受到由辐射效应引起的软错误影响。为了增强锁存器的可靠性,提出了一种适用于低功耗电路的自恢复SEU加固锁存器。该锁存器由传输门、反馈冗余单元和保护门C单元构成。反馈冗余单元由六个内部节点构成,每个节点均由一个NMOS管和一个PMOS管驱动,从而构成自恢复容SEU的结构。在45 nm工艺下,使用Hspice仿真工具进行仿真,结果表明,与现有的加固方案FERST[1]结构相比,在具备相同面积开销和单粒子翻转容忍能力的情况下,提出的锁存器不仅适用于时钟门控电路,而且节省了61.38%的功耗-延迟积开销。     

一种新型低功耗抗软错误锁存器

该文提出一种新型的C单元的连接方法,将距离输出节点比较远的P型和N型晶体管的栅端与C单元的输出节点相连接,利用晶体管自身的反馈机制形成反馈路径,实现了自恢复功能,因此大幅降低动态消耗和硬件开销;采用点加强型C单元作为输出级电路并进行优化,使得电路抵御单粒子翻转的能力更强;基于上述改进,搭建出一个新的抗软错误锁存器,将输入信号经过传输门以后接传到输出端,以降低输入信号传到输出节点的延迟,利用节点之间的反馈比较机制进一步提升各个电路节点的临界电荷量。在22 nm的先进工艺下进行仿真,实验结果表明,提出的新型锁存器电路不仅具有优秀的抗软错误能力,并且在功耗延迟积方面比现有的锁存器电路性能提升了26.74%~97.50%。     

32nm CMOS工艺三点翻转自恢复锁存器设计

CMOS工艺的特征尺寸不断缩减,电荷共享效应诱发的单粒子三点翻转成为研究热点.本文提出了一种单粒子三点翻转自恢复的抗辐射加固锁存器:Hydra-DICE(Dual Interlocked Storage Cell).该锁存器基于24个同构的交叉耦合单元(Cross-Coupled Elements,CCE)排列成阵列结...     

两个低开销抗单粒子翻转锁存器

提出了两个抗单粒子翻转(SEU)的锁存器电路SEUT-A和SEUT-B。SEU的免疫性是通过将数据存放在不同的节点以及电路的恢复机制达到的。两个电路功能的实现都没有特殊的器件尺寸要求,所以都可以由小尺寸器件设计完成。提出的结构通过标准的0.18μm工艺设计实现并仿真。仿真结果表明两个电路都是SEU免疫的,而且都要比常规非加固的锁存器节省功耗。和传统的锁存电路相比,SEUT-A只多用了11%的器件数和6%的传输延时,而SEUT-B多用了56%的器件数,但获得了比传统电路快43%的速度。     

一种新型低冗余抗多节点翻转的加固D锁存器设计

在航空航天等高辐射领域中,电荷共享效应引起的多节点翻转(Multiple-Node Upset,MNU)在D锁存器中愈发频繁,其可严重影响电子系统的功能。虽然目前现有的抗MNU加固D锁存器能够对MNU进行容错恢复,但是其硬件开销非常大。为解决这一问题,本文设计了一种新型低冗余抗MNU的加固D锁存器。在TSMC 65nm CMOS工艺下对该锁存器时序及容错功能进行的仿真验证结果表明,与现有抗MNU锁存器相比,本文构造的加固锁存器不仅可恢复MNU,而且具有面积更小、功耗更低、传输时间更短的优点。     

一种SRAM型FPGA抗软错误物理设计方法

针对SRAM(Static Random Access Memory)型FPGA单粒子翻转引起软错误的问题,该文分析了单粒子单位翻转和多位翻转对布线资源的影响,提出了可以减缓软错误的物理设计方法。 通过引入布线资源错误发生概率评价布线资源的软错误,并与故障传播概率结合计算系统失效率,驱动布局布线过程。实验结果表明,该方法在不增加额外资源的情况下,可以降低系统软错误率约18%,还可以有效减缓多位翻转对系统的影响。     

一种新型的抗辐射加固锁存器

Due to aggressive technology scaling, radiation-induced soft errors have become a serious reliability concern in VLSI chip design. This paper presents a novel radiation hardened by design latch with high single-eventupset （SEU） immunity. The proposed latch can effectively mitigate SEU by internal dual interlocked scheme. The propagation delay, power dissipation and power delay product of the presented latch are evaluated by detailed SPICE simulations. Compared with previous SEU-hardening solutions such as TMR-Latch, the presented latch is more area efficient, delay and power efficient. Fault injection simulations also demonstrate the robustness of the presented latch even under high energy particle strikes.     

一种单锁存器CMOS静态D触发器的设计

提出了一种只使用单锁存器的ＣＭＯＳ静态Ｄ触发器结构．由于它比普通的主从型Ｄ触发器少一个锁存器,故所需的管子数少,从而节省了面积．该单锁存器型Ｄ触发器还具有对时钟上升时间不敏感的优点     

一种新型的低功耗SEU加固存储单元

提出了一种新的SEU加固单元,该单元在保持Whitaker单元基本结构的基础上增加4个晶体管以消除电平退化.SPICE模拟结果表明该单元读写功能正确,静态电流较Whitaker单元下降了4个数量级,写入速度和其他单元相当.通过DESSIS和SPICE混合模拟表明,该单元在LET为94MeV/(mg·cm2)的Au离子撞击下没有发生翻转.     

一种新型的低功耗SEU加固存储单元

提出了一种新的SEU加固单元,该单元在保持Whitaker单元基本结构的基础上增加4个晶体管以消除电平退化.SPICE模拟结果表明该单元读写功能正确,静态电流较Whitaker单元下降了4个数量级,写入速度和其他单元相当.通过DESSIS和SPICE混合模拟表明,该单元在LET为94MeV/(mg·cm2)的Au离子撞击下没有发生翻转.     

一种低功耗低延迟的容忍DNU锁存器设计

随着集成电路器件特征尺寸的进一步减小,锁存器内部节点之间的距离越来越短.由于内部节点间的电荷共享效应,器件在空间辐射环境中频繁发生单粒子翻转(SEU),受影响节点由单节点扩展到双节点.文章提出了一种新型的锁存器加固结构,利用C单元固有的保持属性,实现对单节点翻转(SNU)和双节点翻转(DNU)的完全容忍.HSPICE仿...     

SEU/SET加固D触发器的设计与分析

针对D触发器的抗单粒子辐射效应加固,提出了一种新型的保护门触发器(GGFF)设计,使用两个保护门锁存器串接成主从触发器.通过Spice仿真验证了GGFF抗SEU/SET的能力,通过比较和分析,证明GGFF对于具有同样抗SEU/SET能力的时间采样触发器(TSFF),在电路面积和速度上占据明显优势.     

一种新型抗多节点翻转加固锁存器

在纳米锁存器中,由电荷共享效应导致的多节点翻转(MNU)正急剧增加,成为主要的可靠性问题之一。尽管现有的辐射加固锁存器能够对MNU进行较好的容错,但是这些加固锁存器只依赖于传统的冗余技术进行加固,需要非常大的硬件开销。基于辐射翻转机制(瞬态脉冲翻转极性)设计了一种新型抗MNU锁存器。该锁存器可有效减少需保护的节点数(敏感节点数)和晶体管数,因此可减少电路的硬件开销。由于至少存在2个节点可以保存正确的值,因此任何单节点翻转(SNU)和MNU都可以被恢复容错。基于TSMC 65 nm CMOS工艺进行仿真,结果显示,设计的加固锁存器的电路面积、传播延迟和动态功耗分别为19.44μm²,16.96 ps和0.91μW。与现有的辐射加固锁存器相比,设计的锁存器具有较小的硬件开销功耗-延迟-面积乘积(PDAP)值,仅为300.02。     

一种针对软错误的程序可靠性定量分析方法

 宇宙射线辐射所导致的软错误是航天计算面临的最主要挑战之一.而随着集成电路制造工艺的持续进步,现代处理器的计算可信性日益面临着软错误的严重威胁.当前,很少有研究从软件角度分析软错误对系统可靠性的影响.在程序汇编代码的基础上,提出一种针对软错误的程序可靠性定量分析方法PRASE,并且提出基本块分析法和3条运算定律以改进其分析效率.实验表明软错误对程序可靠性的影响与程序自身结构密切相关,同时分析结果还指出在软错误影响下程序的关键脆弱点,对实现针对软错误的高效容错算法有参考意义.