直接数字频率合成器(DDS)的频谱分析

与PLL频率合成器相比较 ,数字频率合成器 (DDS)有合成频率相对范围宽、频率切换时间短、合成频率精度高等优点 ,因而应用较广。但由于DDS的数字特征 ,DDS输出的频谱特性不易分析。文章在阐述DDS(以SIN输出DDS为例 )结构和工作原理的基础上 ,引导出一种DDS频谱的分析方法 ,谨供DDS的使用者参考。     

基于FPGA的直接数字频率合成器的设计和实现

介绍了利用Altera的FPGA器件（ACEX EP1K50）实现直接数字频率合成器的工作原理、设计思路、电路结构和改进优化方法。     

直接数字式频率合成器的相位截断误差的分析

介绍了直接数字式频率合成器的原理以及相位截断的概念，并给出了相位截断误差的表达式，最后给出了直接数字式频率合成器无相位截断点头的设计方法，并给出了实验结果。     

一种高速低功耗直接数字频率合成器的设计与实现

根据直接数字频率综合(DDS)的原理，采用各种优化技术，设计了一种高速低功耗直接数字频率合成器。详细介绍了电路结构及优化方法。电路采用Xilinx公司的Virtex器件实现，取得了较好的整体性能。     

一种S频段高性能频率合成器的设计与实现

设计了一种高性能频率合成器,采用直接数字合成(DDS)与直接模拟合成相结合的方式,实现了S频段1 Hz细步进输出,频率捷变时间小于800 ns,并达到杂散抑制优于-65 dBc、相位噪声优于-115 dBc/Hz偏离载频1 kHz处的高性能指标.     

超宽带频率合成器的设计与实现

通过采用直接数字与直接模拟相结合的混合合成方案,实现了1～18 GHz超宽带、10 Hz小步进输出,跳频时间小于1 μs.并达到了杂散优于-50dBc、相噪优于-90dBc/Hz偏离载频1kHz处的技术要求.     

直接数字频率合成器的教学实验

本文介绍一个电子系统设计实验-直接数字频率合成（DDS）信号源的设计与实现。该信号源可输出一定频率范围的正弦波、方波和三角波信号，输出频率可通过键盘进行预置，输出信号的类型和频率由LED数码管显示。实验采用单片机完成波形的相位、幅度值计算，波形数据存储在RAM中；用CPLD进行相位累加，并提供与单片机和数码管、RAM及内部累加器的接口和控制，由RAM读出的波形数据通过DAC芯片转换为模拟量，最后经一个模拟滤波器，对输出波形进行平滑。     

频率合成器的设计

频率合成器是应用于无线电接收设备中的工作单元,文中介绍了几种频率合成器的原理和工作方式,并对锁相环频率合成法、直接数字频率合成法进行了详细的理论推导,其详实的理论推导公式对频率合成器的设计具有一定的参考价值.     

短波电台频率合成器设计

本文针对短波电台对频率合成器所提出的指标要求,设计了合成器的实现方案,并依据方案软硬结合实现了一套频率合成器.实验结果表明,其频率分辨率可达100Hz,频率误差小于30Hz,杂散小于-70dBc,可满足短波电台的指标要求.     

基于DDS+PLL频率合成器的设计

对比直接数字频率合成技术(DDS)和锁相环频率合成技术(PLL)的优缺点,提出一种DDS与PLL相结合的频率合成器方案。本文给出了以AD9852和ADF4106实现频率合成器的实例,并对该频率合成器的硬件电路进行了简要说明。     

一种低相噪宽带频率合成器实现

简述了宽带小步进频率合成器的常规实现方法。着重介绍了一种基于DDS＋PLL结构简洁的宽带小步进频率合成器。DDS在锁相环中用作小数分频器，对合成器的相噪指标进行了深入的分析，并详细阐述了合成器的设计思想和电路实现方法。结合要求给出合成器电路板的合理布局，同时完成了样机设计。测试结果显示，合成器具有大带宽、小步进、低相噪等特点，可应用于小型化的雷达信号模拟器。     

直接数字式频率合成器的原理与设计

本文介绍了直接数字式频率合成器(DDFS)的一般原理,提出了一个改进方案,并用改进方案设计了一个频率范围为0.01Hz～30kHz,频率间隔为0.01Hz,具有晶体振荡器频率标准稳定度的正弦/余弦信号发生器。     

C波段小型化低相噪全相参频率综合器

提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。     

Reduced-Memory Direct Digital Frequency Synthesizer Using Parabolic Initial Guess

Based on the parabolic approximation, which was recently introduced by the authors, a new architecture for sine-output direct digital frequency synthesizers has been developed. Due to using this approximation, and also considering several memory-reduction techniques, the proposed architecture is so designed that needs only 728 bits read-only memory for mapping a 12-bit phase address to 10-bit sine amplitude. The synthesizer has also been implemented and the experimental results show its desired operation and performance.     

时钟3.2GHz直接数字频率合成器的研制

阐述了时钟频率高达3.2 GHz的新型直接数字频率合成器的设计方案,由该方案设计的直接数字频率合成器最高输出频率可达1 500 MHz,并且可以产生线性调频、脉冲步进、调频步进等多种调制信号.通过对该直接数字频率合成器与DDS芯片AD9858进行相位噪声以及杂散进行对比分析,时钟为3.2 GHz的直接数字频率合成器不仅输出带宽得以扩展,其相位噪声在所测试点比AD9858要优10 dB,窄带杂散也较AD9858有很大提高.     

一种基于最佳平方逼近算法的数字频率综合器

提出一种基于最佳平方逼近算法的数字频率综合器的设计方法,同时采用非均匀分段纠正误差方式对输出正余弦波形进行优化。通过MATLAB系统仿真分析结果表明,采用这种新方法设计的数字频率综合器性能具有精度高、误差小和结构简单的优点,最差情况下的无杂散动态范围(SFDR)小于-80dBc。     

宽带PCSF雷达信号频率合成器的设计与实现

基于脉内相位编码脉间频率步进（PCSF）雷达信号的特点,提出了利用复杂可编程逻辑器件、直接数字频率合成器（DDS）和锁相环倍频器产生任意PCSF雷达信号的方法,并实际构造了一个宽带、低噪声的S波段PCSF信号源。利用该方法可以实现对输出信号相位的精确控制,通过选择DDS输出信号的频率范围可以减少带内的杂散分量。测试结果表明：该频率源在320 MHz带宽内的无杂散动态范围为62 dBc,相位噪声为-110 dBc/Hz@1 kHz。     

一种C频段频率合成器的设计与实现

介绍一种C频段频率合成器的设计与实现。通过采用多锁相环路合成方式,实现了小步进、低杂散、低相噪频率输出,并且分析了与其它频率合成器设计方法的不同,指出各自的优缺点。给出了实现的技术指标。     

一种宽带频率综合器的设计与实现

通过采用直接数字合成与间接数字合成相结合的混合合成技术,实现了2～8 GHz宽带,1 kHz小步进输出.并做到杂散优于-65 dBc,相噪优于-95 dBc/Hz偏离载频1 kHz处的技术要求.     

一种低噪声快速转换频率合成器的设计与实现

介绍了一种低相位噪声、快速转换频率合成器的设计与实现,采用DDS、变带宽、频率预置等多种措施,频率转换时间〈80μs,并对实验结果进行了分析讨论。实验结果表明,该合成器相位噪声具有良好、锁定时间短,适合在超短波电台中应用。