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介绍了DVB数字视频广播条件接收系统中通用加扰算法的原理和实现过程,详细分析了块加密和流加密的实现过程及两者的结合,并编写了C程序,通过软件实现了通用加扰算法. 相似文献
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简要介绍CA系统及其加扰模块,具体分析选用线性反馈移位寄存器作伪随机序列发生器、采用CSA算法作为加扰算法的一种CA系统加扰模块的设计方案,前者易于硬件实现、后者易于软件实现使得该方案具有可行性. 相似文献
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简要介绍CA系统及其加扰模块,具体分析选用线性反馈移位寄存器作伪随机序列发生器、采用CSA算法作为加扰算法的一种CA系统加扰模块的设计方案,前者易于硬件实现、后者易于软件实现使得该方案具有可行性。 相似文献
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简要介绍CA系统及其加扰模块,具体分析选用线性反馈移位寄存器作伪随机序列发生器、采用CSA算法作为加扰算法的一种CA系统加扰模块的设计方案,前者易于硬件实现、后者易于软件实现使得该方案具有可行性。 相似文献
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条件接收系统是数字电视发送和接收技术的保障系统,是数字电视的重要组成部分。数字电视条件接收系统中的核心问题是节目流的加扰及加扰控制字的安全传输问题,针对这一问题,采用3层密钥的密码体系模型对CAS的加密机制进行了描述,详细阐述了RSA,DES,3DES三层加密算法及实现方案,对3种算法分别在Xilinx ISE6.1下采用Verilog硬件描述语言进行了仿真,仿真结果表明算法实现方案在实现速度和占用资源方面都比较理想,论证了该算法实现方案在CAS中的可行性,最后对算法的安全性进行了简要地讨论。 相似文献
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基于CPLD/FPGA的AES算法混合流水实现 总被引:7,自引:0,他引:7
在加解密算法的硬件实现中,使用流水线结构可以显著地提高加密解密速度,但是由于这类结构并不适合于大多数的反馈模式,因而此类结构在当前密码学中的应用较少。为此,该文采用一种补偿手段,基于交叉CBC(Interleaved Cipher Block Chaining)模式,以混合流水结构成功地实现了AES(Advanced EncryptionStandard)的算法。该方案允许并行处理4个数据块(称为一次加密或解密),同时两次加密或解密之间还可实现部分并行。该方案在EP20k300EBC652-1(Ateral公司产品)上已得到成功验证。 相似文献
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数字电视条件接收系统(CA)就是是让合法用户能够收看其订购的节目,非法用户不能收看节目。为了实现这一目的,必须对数字电视节目流进行加扰处理,数字机顶盒如果不能把加扰后的码流进行解扰,解码器就无法还原出图像。加扰器的核心是加扰码流所使用的加扰算法。加扰码流时,加扰器根据其控制字,利用加扰算法对原始码流进行加扰。 相似文献
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在同密技术下进行ECMG硬件实现,相比于软件实现,该ECMG加密速度快、安全度高.将ECMG分为三大模块:加密、ECM包生成和ECMG与加扰器通信模块.利用FPGA实现前两大模块,在基于Nios Ⅱ的SOPC系统上实现通信模块,下载程序测试,结果表明该设计符合应用要求. 相似文献
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数字电视条件接收系统(CA)就是是让合法用户能够收看其订购的节目,非法用户不能收看节目.为了实现这一目的,必须对数字电视节目流进行加扰处理,数字机顶盒如果不能把加扰后的码流进行解扰,解码器就无法还原出图像.加扰器的核心是加扰码流所使用的加扰算法.加扰码流时,加扰器根据其控制字,利用加扰算法对原始码流进行加扰 相似文献
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吕政 《信息安全与通信保密》2009,(2):100-103
论文提出一种将文件信息以矩阵方式进行加解密的方法,采用伪随机序列+异或+移位+乱序+循环密钥的加密方式,与传统的加解密方式相比,加解密过程中密文和信息同时参与加解密。改变加密过程中的伪随机序列发生函数、乱序序列和循环密钥生成方法都可以成生不同的加解密算法。 相似文献
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针对基于粗粒度可重构阵列结构的分组密码算法映射情况复杂、难以实现统一度量的问题,该文采用多目标决策手段,以性能及功耗参数为决策目标,基于分组密码算法轮运算及粗粒度可重构阵列结构特征约束,提出了一种面向分组密码算法映射的加权度量模型.同时,采用主客观综合分析法,定义了模型权重参数的计算方式,从而通过配置合理的权重参数,以高能效映射算法实现差异化的映射.为了降低决策时间,该文进一步提出了基于二进制编码的枚举搜索算法,实现了最优映射结果搜索与映射矩阵建立的并行,使决策的时间复杂度降至O(2n).实验结果表明,该文提出的加权度量模型能实现高效的分组密码算法映射方案决策,单位面积性能提升了约14.2%,能效提升了约一倍. 相似文献
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王育民 《信息安全与通信保密》1997,(2)
介绍了20余种分组密码算法,这些算法反应了近年来分组密码算法的发展,其中有些已经或将可能用于现代通信网,特别是用在Internet中。另外还介绍了分组密码的一种新的分类方法,它可能为分组密码的分析和设计提供一点新的思路。 相似文献
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分组算法模块的VHDL和VERILOG实现及其比较研究 总被引:1,自引:1,他引:0
分组密码算法是一种常用的密码技术.其加密速度非常快,在数据加密领域仍广泛使用.目前,分组密码的重点研究方向包括新型分组密码的研究,分组密码的实现研究,分组密码的各个组件的研究等等.本文从AES的5个候选算法中提炼出7大分组算法模块,分别用VHDL和Verilog实现,并对资源占用情况加以分析比较.然后选取分组算法的典型代表AES,用两种语言实现并对资源占用情况和实现速率加以比较.结果表明:对于小型分组算法模块,VHDL和Verilog的实现在占用逻辑单元方面基本上没有什么差别;对较为复杂的模块和AES算法,Verilog的实现会比VHDL的实现占用较少的资源,但速度要慢些. 相似文献