提高SOI器件和电路性能的研究

在分析SOI器件的浮体效应、击穿特性、背栅阈值、边缘漏电、ESD及抗辐照特性的基础上，提出了提高SOI器件和电路性能的技术途径. 体接触是防止浮体效应的最好方法；正沟道和背沟道的BF2/B离子注入可以分别满足阈值和防止背栅开启的需要；SOI器件栅电极的选取严重影响器件的性能； 源区的浅结有助于减小寄生npn双极晶体管的电流增益；而自对准硅化物技术为SOI器件优良特性的展现发挥了重要作用. 研究发现，采用综合加固技术的nMOS器件，抗总剂量的水平可达1E6rad(Si).     

提高SOI器件和电路性能的研究

在分析SOI器件的浮体效应、击穿特性、背栅阈值、边缘漏电、ESD及抗辐照特性的基础上,提出了提高SOI器件和电路性能的技术途径.体接触是防止浮体效应的最好方法;正沟道和背沟道的BF2/B离子注入可以分别满足阈值和防止背栅开启的需要;SOI器件栅电极的选取严重影响器件的性能;源区的浅结有助于减小寄生npn双极晶体管的电流增益;而自对准硅化物技术为SOI器件优良特性的展现发挥了重要作用.研究发现,采用综合加固技术的nMOS器件,抗总剂量的水平可达1×106rad(Si).     

PD SOI nMOSFETs中浮体效应对辐照性能的影响

在SIMOX衬底上制备了H形栅和环形栅PD SOI nMOSFETs,并研究了浮体效应对辐照性能的影响.在106rad(Si)总剂量辐照下,所有器件的亚阈特性未见明显变化.环形栅器件的背栅阈值电压漂移比H型栅器件小33%,其原因是碰撞电离使环形栅器件的体区电位升高,在埋氧化层中形成的电场减小了辐照产生的损伤.浮体效应有利于改进器件的背栅抗辐照能力.     

SOI材料与器件的辐照效应

目前，ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）材料的一个主要用途是用来制作抗辐照电路，本文以ＳＩＭＯＸ（ＳｅｐｅｒａｔｉｏｎｂｙＩＭｐｌａｎｔａｔｉｏｎｏｆＯＸｙｇｅｎ）技术为主，详细论述了ＳＯＩ材料和器件（ＭＯＳＦＥＴ）的辐照特性及其机理，包括总剂量、瞬时和单粒子效应，并以总剂量效应为主。经过恰当的加固工艺和优化设计，可以制造出优良的抗辐照集成电路。     

一种新的部分耗尽SOI器件BTS结构

提出了一种新的部分耗尽SOI体接触技术,与其它体接触技术相比,该方法可以有效抑制SOI器件的浮体效应。形成多晶硅栅之前在源区进行大剂量P＋杂质注入,然后形成非对称源区浅结结构。然后生长硅化物电极,厚的硅化物穿透源区浅结与下面高浓度的体区形成欧姆接触。二维器件模拟表明该结构可以有效降低强反型区体区电势,从而抑制了浮体效应。     

SOI器件中瞬态浮体效应的模拟与分析

针对SOI器件中的瞬态浮体效应进行了一系列的数值模拟,通过改变器件参数,比较系统地考察了SOI器件中瞬态浮体效应,同时也研究和分析了瞬态浮体效应对CMOS/SOI电路(以环振电路为例)的影响,并提出了抑制器件浮体效应的器件结构和参数优化设计.     

SOI器件中瞬态浮体效应的模拟与分析

针对 SOI器件中的瞬态浮体效应进行了一系列的数值模拟 ,通过改变器件参数 ,比较系统地考察了 SOI器件中瞬态浮体效应 ,同时也研究和分析了瞬态浮体效应对 CMOS/SOI电路 (以环振电路为例 )的影响 ,并提出了抑制器件浮体效应的器件结构和参数优化设计 .     

凹陷沟道SOI器件的实验研究

本文较为详细地描述了凹陷沟道ＳＯＩ器件的结构和工艺制造技术，采用凹陷沟道技术制备的ＳＯＩ器件的性能明显优于常规厚膜部分耗尽和常规薄膜全耗尽ＳＯＩ器件的性能．采用该技术已成功地研制出沟道区硅膜厚度为７０ｎｍ、源漏区硅膜厚度为１６０ｎｍ、有效沟道长度为０．１５～４．０μｍ的高性能凹陷沟道ＳＯＩＭＯＳＦＥＴ，它与常规薄膜全耗尽ＳＯＩＭＯＳＦＥＴ相比，跨导及饱和漏电流分别提高了约４０％．     

0.5μm SOI CMOS器件和电路

研究了0.5μm SOI CMOS器件和电路,开发出成套的0.5μm SOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路,其中当工作电压为3V时,0.5μm 101级环振单级延迟为42ps.同时,对部分耗尽SOI器件特性,如“浮体”效应、“kink”效应和反常亚阈值特性进行了讨论.     

0.5μm SOI CMOS器件和电路

研究了 0 .5μm SOI CMOS器件和电路 ,开发出成套的 0 .5μm SOI CMOS工艺 .经过工艺投片 ,获得了性能良好的器件和电路 ,其中当工作电压为 3V时 ,0 .5μm 10 1级环振单级延迟为 42 ps.同时 ,对部分耗尽 SOI器件特性 ,如“浮体”效应、“kink”效应和反常亚阈值特性进行了讨论     

薄膜全耗尽SOI CMOS器件和电路

对全耗尽SOI(FD SOI)CMOS器件和电路进行了研究,硅膜厚度为70nm.器件采用双多晶硅栅结构,即NMOS器件采用P+多晶硅栅,PMOS器件采用N+多晶硅栅,在轻沟道掺杂条件下,得到器件的阈值电压接近0.7V.为了减小源漏电阻以及防止在沟道边缘出现空洞(Voids),采用了注Ge硅化物工艺,源漏方块电阻约为5.2Ω/□.经过工艺流片,获得了性能良好的器件和电路.其中当工作电压为5V时,0.8μm 101级环振单级延迟为45ps.     

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps     

多晶硅双栅全耗尽SOI CMOS器件与电路

对多晶硅双栅全耗尽SO I CM O S工艺进行了研究,开发出了1.2μm多晶硅双栅全耗尽SO I CM O S器件及电路工艺,获得了性能良好的器件和电路。NM O S和PM O S的阈值电压绝对值比较接近,且关态漏电流很小,NM O S和PM O S的驱动电流分别为275μA/μm和135μA/μm,NM O S和PM O S的峰值跨导分别为136.85 m S/mm和81.7 m S/mm。在工作电压为3 V时,1.2μm栅长的101级环振的单级延迟仅为66 ps。     

SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

用于卫星通信的异质结晶体管(HBT)器件和电路的功能特性

研究了HBT的性能,并强调它有可能应用在卫星功率放大器中。在回顾对卫星功率放大器的各项要求之后,对HBT在功率输出性能、所能达到的功率附加效率、线性特性、可靠性考虑以及电路等方面的适用性进行了更深入的讨论。同时还对用作功率放大器的HBT模型和模拟工具以及目前所能达到的研究结果做了论述。通过对现有的HBT和不同类型的FET器件及电路的比较,证明了HBT在卫星功率放大器中是一种有前途的器件。如果可靠性问题可以解决,并能进一步研究获得较高输出功率的大尺寸器件,HBT在微波功率放大中将成为一种受欢迎的器件。     

Elevated Source/Drain Engineering by Novel Technology for Fully Depleted SOI CMOS Devices and Circuits

0.35μm thin-film fully-depleted SOI CMOS devices with elevated source/drain structure are fabricated by a novel technology.Key process technologies are demonstrated.The devices have quasi-ideal subthreshold properties;the subthreshold slope of nMOSFETs is 65mV/decade,while that of pMOSFETs is 69mV/decade.The saturation current of 1.2μm nMOSFETs is increased by 32% with elevated source/drain structure,and that of 1.2μm pMOSFETs is increased by 24%.The per stage propagation delay of 101-stage fully-depleted SOI CMOS ring oscillator is 75ps with 3V supply voltage.     

采用新的抬高源漏工艺技术制作的全耗尽SOI CMOS器件和电路

采用新的工艺技术,成功研制了具有抬高源漏结构的薄膜全耗尽SOI CMOS器件.详细阐述了其中的关键工艺技术.器件具有接近理想的亚阈值特性,nMOSFETs和pMOSFETs的亚阈值斜率分别为65和69mV/dec.采用抬高源漏结构的1.2μm nMOSFETs的饱和电流提高了32%,pMOSFETs的饱和电流提高了24%.在3V工作电压下101级环形振荡器电路的单级门延迟为75ps.