无线传感网络中低功耗处理器的设计和优化

采用90nm工艺设计实现了应用于无线传感网络中的低功耗处理器.为了减小功耗,采用了以下两种方法:(1)采用门控时钟技术来降低动态功耗;(2)采用多阈值电压单元库来减小漏电功耗.通过比较给出了设计优化结果.     

无线传感网络中低功耗处理器的设计和优化

采用90nm工艺设计实现了应用于无线传感网络中的低功耗处理器. 为了减小功耗，采用了以下两种方法： (1）采用门控时钟技术来降低动态功耗； (2）采用多阈值电压单元库来减小漏电功耗. 通过比较给出了设计优化结果.     

一种基于电压窗口技术的超低功耗SAR ADC

本文提出了一种应用于生物医学的超低功耗逐次逼近型模数转换器(SAR ADC).针对SAR ADC主要模块进行超低功耗设计.数模转换(DAC)电路采用vcm-based以及分段电容阵列结构来减小其总电容,从而降低了DAC功耗.同时提出了电压窗口的方法在不降低比较器精度的情况下减小其功耗.此外,采用堆栈以及多阈值晶体管结构来减小低频下的漏电流.在55nm工艺下进行设计和仿真,在0.6V电源电压以及l0kS/s的采样频率下,ADC的信噪失真比(SNDR)为73.3dB,总功耗为432nW,品质因数(FOM)为11.4fJ/Conv.     

基于WiMax的OFDM模式的低开销FFT设计

研究一种适用于IEEE802.16e(WiMax)正交频分复用(OFDM)模式的256点低开销FFT处理器,采用基于存储器结构和原位计算(in-place)存储方法来减小面积开销,同时采用基4(radix-4)的算法来降低时钟频率从而降低功耗,提出了一种新的门控时钟来控制功耗较大的乘法单元,该方法降低了6%的功耗,并且用SMIC 0.13μm的CMOS工艺实现FFT的设计,芯片核大小为585 μm×585 μm,功耗为4.48 mW@48 MHz,满足低开销的设计要求.     

一种低功耗14位10MS/s流水线A/D转换器

基于0.6μm BiCMOS工艺,设计了一个低功耗14位10MS/s流水线A/D转换器.采用了去除前端采样保持电路、共享相邻级间的运放、逐级递减和设计高性能低功耗运算放大器等一系列低功耗技术来降低ADC的功耗.为了减小前端采样保持电路去除后引入的孔径误差,采用一种简单的RC时间常数匹配方法.仿真结果表明,当采样频率为10MHz,输入信号为102.5kHz,电源电压为5V时,ADC的信噪失真比(SNDR)、无杂散谐波范围(SFDR)、有效位数(ENOB)和功耗分别为80.17dB、87.94dB、13.02位和55mW.     

超低功耗逐次逼近寄存器型模数转换器的设计

采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC).为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构.重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局.采用0.18 μm CMOS工艺,该ADC的信噪比(SNR)为72 dB,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40 μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB.整个ADC性能达到设计要求.     

基于关键路径延时检测的自适应电压缩减技术

为了减小传统的最差情况设计方法引入的电压裕量,提出了一种变化可知的自适应电压缩减(AVS)技术,通过调整电源电压来降低电路功耗.自适应电压缩减技术基于检测关键路径的延时变化,基于此设计了一款预错误原位延时检测电路,可以检测关键路径延时并输出预错误信号,进而控制单元可根据反馈回的预错误信号的个数调整系统电压.本芯片采用SMIC180 nm工艺设计验证,仿真分析表明,采用自适应电压缩减技术后,4个目标验证电路分别节省功耗12.4％,11.3％,10.4％和11.6％.     

TFT-LCD驱动芯片内置SRAM的低功耗设计

内置SRAM是单片集成TFT-LCD驱动控制芯片中的图像数据存储模块.针对内置SRAM的低功耗设计要求,采用HWD结构和动态逻辑的字线译码电路,实现了1.8Mb SRAM的低功耗设计.电路采用0.18μm CMOS工艺实现,Hspice和Ultrasim仿真结果表明,与静态字线译码电路相比,功耗减小了20%;与DWL结构相比,功耗减小了16%;当访存时钟频率为31MHz时,SRAM存储单元的读写时间小于8ns,电源峰值功耗小于123mW,静态功耗为0.81mW.     

一种高精度低功耗温度传感器电路

基于脉冲宽度可调(PWM)信号调制技术,设计了一种温度传感器电路,并对电路整体性能进行了仿真。所设计的温度传感器电路利用带隙基准电路实现了温度采样功能,采用PWM信号调制技术,在一次测温周期中输出一定数量的脉冲信号。为了减小测温误差,电路中引入斩波技术,较低平均功耗(152μW)下将电路失调电压减小了两个数量级,提高了系统的测温精度;数据转换过程中,采用带有零极点优化技术的高阶多位量化sigma-delta信号处理技术,在低过采样率(16)条件下具有足够的信噪比(79.4 dB),功耗和精度取得了较好的折中。该电路功耗低、精度高,适于各类物联网(IoT)应用。     

45nm工艺pn混合下拉网络多米诺异或门设计

提出了一种pn混合下拉网络技术,即在多米诺门的下拉网络中混合使用pMOS管和nMOS管来降低电路的功耗并提高电路的性能. 首先,应用此技术设计了多米诺异或门,与标准的n型多米诺异或门相比,新型异或门的静态功耗和动态功耗分别减小了46%和3%. 然后,在此技术的基础上,综合应用多电源电压技术和双阈值技术设计了功耗更低的多米诺异或门,与标准的n型多米诺异或门相比,静态功耗和动态功耗分别减小了82%和21%. 最后分析并确定了4种多米诺异或门的最小漏电流状态和交流噪声容限.