抗总剂量辐射0.8μm SOI CMOS器件与专用集成电路

介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA.     

Total Dose Radiation-Hard 0.8μm SOI CMOS Transistors and ASIC

介绍了采用全剂量SIMOX SOI材料制备的0．8μm SOI CMOS器件的抗总剂量辐射特性，该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad（Si）的总剂量的关系来表征．实验结果表明pMOS器件在关态下1Mrad（Si）辐射后最大阈值电压漂移小于320mV，nMOS器件在开态下1Mrad（Si）辐射后最大阈值电压漂移小于120mV，器件在总剂量1Mrad（Si）辐射后没有观察到明显漏电，在总剂量500krad（Si）辐射下专用集成电路的静态电流小于5pA．     

0.8μm SOI CMOS抗辐射加固工艺辐射效应研究

采用抗辐射0.8μm SOI CMOS加固技术,研制了抗辐射SOI CMOS器件和电路。利用Co60γ射线源对器件和电路的总剂量辐射效应进行了研究。对比抗辐射加固工艺前后器件的Id-Vg曲线以及前栅、背栅阈值随辐射总剂量的变化关系,得到1 Mrad(Si)总剂量辐射下器件前栅阈值电压漂移小于0.15 V。最后对加固和非加固的电路静态电流、动态电流、功能随辐射总剂量的变化情况进行了研究,结果表明抗辐射加固工艺制造的电路抗总剂量辐射性能达到500 krad(Si)。     

0．8μm SOI CMOS技术及电路研制

SOI CMOS技术在一些特殊应用领域中有着体硅无法比拟的优势文中叙述采用SIMOX材料和0.8μm SOI CMOS工艺加固技术成功研制出抗辐射性能较好的器件和电路,并且给出了SOI CMOS器件的特性随辐照总剂量的变化关系,试验电路通过了总剂量500 Krad(Si)钴60γ射线辐照实验。     

超高总剂量辐射下SOI MOS器件特性研究

在超高总剂量辐射下,界面电荷的改变对MOS器件的阈值电压影响将越来越显著,甚至会引起NMOS的阈值电压增加,即所谓的“反弹”现象。文章研究的SOI NMOS的阈值电压并没有出现文献中所述的“反弹”,原因可能和具体的工艺有关。另外,通过工艺器件仿真和辐射试验验证,SOI器件在超高总剂量辐射后的漏电不仅仅来自于闽值电压漂移所导致的背栅甚至前栅的漏电流,而是主要来自于前栅的界面态的影响。这样,单纯的对埋层SiO2进行加固来减少总剂量辐射后埋层SiO2中的陷阱正电荷,并不能有效提高SOI MOS器件的抗超高总剂量辐射性能。     

总剂量辐射对0.5μm部分耗尽SOI CMOS器件的影响

介绍了基于SIMOX SOI晶圆的0.5μm PD SOI CMOS器件的抗总剂量辐射性能。通过CMOS晶体管的阈值电压漂移,泄漏电流和32位DSP电路静态电流随总剂量辐射从0增加到500 krad(Si)的变化来表现该工艺技术的抗电离总剂量辐射能力。对于H型(无场区边缘)NMOS晶体管,前栅阈值电压漂移小于0.1 V;对于H型PMOS晶体管,前栅阈值电压漂移小于0.15 V;未发现由辐射引起的显著漏电。32位DSP电路在500 krad(Si)范围内,静态电流小于1 m A。通过实验数据表明,在较高剂量辐射条件下,利用该工艺制造的ASIC电路拥有良好的抗总剂量辐射性能。     

0.13μm SOI标准单元库抗总剂量辐射的测试验证

基于上海微系统与信息技术研究所0.13 μm抗辐射部分耗尽(PD)绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)工艺标准单元库,设计了一款测试芯片,针对总剂量辐射效应对抗辐射标准单元库的验证方法进行研究.测试芯片主要用于测试标准单元的功能和性能,同时为了满足总剂量辐射测试的试验要求,开发了现场可编程门阵列(FPGA)自动测试平台,用于芯片测试和数据采集工作.试验在模拟空间辐射环境下进行,通过了总剂量150 krad(Si)的辐射测试.测试经过辐射后的芯片,单元功能保持正确,性能变化在10％以内,经过退火处理后,内核(core)电流恢复辐射前的水平.     

0.8μm PD SOI MOS器件研究

本文重点介绍了0．8μm PD SOI MOS器件的结构、KINK效应、热载流子效应和自加热效应等,并对这些特性从物理机理上进行了简要的阐述。     

1．5μm全耗尽CMOS／SIMOX门阵列的研制

本文介绍了可用于高速、高性能抗辐照专用集成电路设计的１．５μｍ薄膜全耗尽ＣＭＯＳ／ＳＩＭＯＸ门阵列母版的研制．较为详细地讨论了ＣＭＯＳ／ＳＩＭＯＸ门阵列基本阵列单元、输入／输出单元、单元库的设计技术以及１．５μｍＣＭＯＳ／ＳＩＭＯＸ门阵列工艺开发过程．该门阵列在５Ｖ电源电压时的单级门延迟时间仅为４３０ｐｓ．     

SOI CMOS模拟集成电路发展概述

从SOI CMOS模拟集成电路(IC)中存在的关键问题——浮体效应——及其影响出发，介绍了在解决浮体效应以后，已实现的有代表性的模拟集成电路的发展状况。特别指出了SOI CMOS在实现RF电路及SOC芯片中的优点。     

N+多晶硅栅薄膜全耗尽SOI CMOS器件与电路的研究

选用SIMOX(Separation by Implantation of Oxygen)衬底材料,对全耗尽SOI CMOS工艺进行了研究,开发出了N 多晶硅栅全耗尽SOI CMOS器件及电路工艺,获得了性能良好的器件和电路。nMOS和pMOS的驱动电流都比较大,且泄漏电流很小,在工作电压为3V时,1．2μm101级环振的单级延迟仅为50．5ps。     

退火温度对SOI材料与器件性能的影响

在注氧形成的SOI衬底上制作了P型MOSFET。本文研究了不同退火温度对材料形成与器件性能的影响。结果表明,1300℃以上的退火有利于改善SIMOX(Separation by ImplantedOxygen)材料性能,MOS晶体管具有非常低的漏电流。     

高压SOI pLDMOS总剂量辐射致BV退化研究

对高压SOI pLDMOS器件总剂量辐射效应进行了研究。分析了不同偏置条件下器件击穿电压的退化机理,并使用TCAD在不同氧化层界面引入固定陷阱电荷,仿真了电离辐射总剂量效应。结果表明,总剂量辐射在FOX和BOX引入辐射陷阱电荷Q_BOX和Q_FOX。Q_FOX增加了漏极附近横向电场,降低了埋氧层电场,使击穿位置由体内转到表面,导致击穿电压退化。Q_BOX降低了埋氧层电场,降低了埋氧层压降,导致击穿电压退化。     

Si离子注入对SIMOX SOI材料抗总剂量辐照性能的影响

为了提高SIMOX SOI材料抗总剂量辐照的能力,采用硅注入绝缘埋层后退火得到改性的SIMOX SOI材料．辐照前后,用pseudo-MOSFET方法测试样品的ID-VG特性曲线．结果表明,合适的硅离子注入工艺能有效提高材料抗总剂量辐照的能力．     

Si离子注入对SIMOX SOI材料抗总剂量辐照性能的影响

为了提高SIMOX SOI材料抗总剂量辐照的能力,采用硅注入绝缘埋层后退火得到改性的SIMOX SOI材料.辐照前后,用pseudo-MOSFET方法测试样品的ID-VG特性曲线.结果表明,合适的硅离子注入工艺能有效提高材料抗总剂量辐照的能力.     

SOI抗总剂量辐射加固工艺栅氧可靠性研究

文章对采用了埋层二氧化硅抗总剂量加固工艺技术的SOI器件栅氧可靠性进行研究,比较了干法氧化和湿法氧化工艺的栅氧击穿电荷,干法氧化的栅氧质量劣于湿法氧化。采用更敏感的12.5nm干法氧化栅氧工艺条件,对比采用抗总剂量辐射加固工艺前后的栅氧可靠性。抗总剂量辐射加固工艺降低了栅氧的击穿电压和击穿时间。最后通过恒压法表征加固工艺的栅氧介质随时间击穿(TDDB)的可靠性,结果显示抗总剂量辐射加固工艺的12.5nm栅氧在常温5.5V工作电压下TDDB寿命远大于10年,满足SOI抗总剂量辐射加固工艺对栅氧可靠性的需求。     

短沟道SOI／SDB CMOS器件性能研究

利用硅栅自对准分离子注入工艺制备了ＳＯＩ／ＳＤＢ ＣＭＯＳ器件，讨论了该器件的短沟道效应、“Ｋｉｎｋ”效应以及ＳＯＩ硅膜厚度对ＮＭＯＳ、ＰＭＯＳ管参数的影响。     

一种SOI CMOS/LDMOS单片智能功率集成电路

介绍了一种单片智能功率硅集成电路的设计和制造工艺，该电路包括工作于9V低压的常规CMOS管和两个最高耐压为80V、电流通过能力大于3A的LDMOS管。电路采用SOI介质隔离CMOS／LDMOS工艺，芯片面积约50mm^2。基于一种简单的二维模型，认为，在功率集成中，纵向导电的VDMOS管由于其导通电阻有一个自限制特点，因此并不特别适合智能功率集成。     

专用集成电路的现状与展望

本文主要从专用集成电路的发展背景和特点、市场与应用、ASIC类别、工艺技术及其开发工具CAD技术等方面,介绍了专用集成电路的发展现状和未来。     

商用0.18μm CMOS工艺抗总剂量辐射性能研究

对国内标准商用0.18μm工艺MOSFET和电路进行总剂量效应研究。其STI隔离区域二氧化硅在总剂量达到50k rad(Si)时,端口3.3 V NMOS晶体管漏电达到了10-9A级,达到100k rad(Si)以上时,内核1.8 V NMOS晶体管出现场区漏电。通过电路总剂量辐照试验,表明NMOS晶体管是薄弱点。需要开发STI场区总剂量加固技术,以满足抗辐射电路研制要求。