A Novel Offset-Cancellation Technique for Low Voltage CMOS Differential Amplifiers

基于对CMOS差分放大器的非线性和元件失配理解的基础上,提出了一种应用于低电压CMOS差分放大器的失调取消技术.这种技术在不需要增加功耗的基础上,通过把输出端的失调电压转移到差分放大器的其他节点,从而达到减小输入参考的失调电压的目的.为了验证这种技术,设计了一个工作电压为1.8V的低失调的CMOS差分放大器.仿真结果表明,在负载晶体管的失配为20%,输入放大管的失配为10%时,利用这种失调转移技术,输入参考的失调可以减少40%.同已发表的失调取消技术相比,利用这种技术可以达到更低的功耗和更高的集成度.     

基于线性电流的锁存型灵敏放大器失调电压模型

随着CMOS技术的不断发展,由器件失配引起的失调电压对灵敏放大器的影响正逐渐地增大,在设计灵敏放大器前,如何准确地预测其失调电压已成为设计时的一个关键步骤。本文利用泰勒展开法,基于线性电流建立一种简单且精度较好的失调电压模型去评估锁存型灵敏放大器的输入失调电压。研究表明,模型的计算结果和Hspice的仿真结果能够很好吻合,它能够很好预测灵敏放大器的输入失调电压。     

一种GHz高频应用的低失调高速CMOS动态比较器

提出了一种由改进的前置差分运算放大器和差分式锁存器构成的高频、高速、低失调电压的动态比较器。前置预差分放大器采用PMOS交叉互连的负载结构,提升差模增益,进而减小输入失调。后置输出级锁存器采用差分双尾电流源抑制共模噪声,改善输出级失调,并加速比较过程。采用一个时钟控制的开关晶体管替代传统复位模块,优化版图面积,在锁存器中构建正反馈回路,加速了比较信号的复位和输出建立过程。采用65 nm/1.2 V标准CMOS工艺完成电路设计,结合Cadence Spectre工艺角和蒙特卡洛仿真分析对该动态比较器的延时、失调电压和功耗特性进行评估。结果表明,在1.2 V电源电压和1 GHz采样时钟控制下,平均功耗为117.1 μW;最差SS工艺角对应的最大输出延迟仅为153.4 ps;1 000次蒙特卡罗仿真求得的平均失调电压低至1.53 mV。与其他比较器相比,该动态比较器的电压失调和高速延时等参数有明显优势。     

高速运算放大器低失调输入级的设计

差分对结构是运算放大器(运放)的基础结构,对电路性能至关重要。现实中,工艺偏差无法避免,其带来的失配会影响运放的精度。对多级运放而言,输入级的失调程度决定了整个放大器的精度,因此低失调输入级成为运放设计的重点之一。为获得低失调的运放输入级,研究了差分对电阻R_C和电路失配的关系,通过修调失配电阻ΔR_C补偿其余失配项带来的影响。使用西岳4μm 50 V的工艺做全芯片参数验证,结果表明,失调电压低于60μV,相较于通用运放减小了76%;温漂系数可达0.3μV/℃,相较于通用运放减小了50%。这种方法简单、方便,可避免对电路结构做大规模调整,且对电路功耗的影响可以忽略。     

基于偏流补偿的低失调运算放大器的设计

基于双极型工艺,设计了一种具有低输入失调电压、低输入偏置电流的运算放大器。电路结构包含偏置电路、差分输入级电路、中间级电路和输出级电路。差分输入级电路采用共射-共基耦合对,能够降低失调电压,并且采用基极电流补偿结构抵消输入偏置电流在外围电路上所产生的影响,提高电路精度。中间级为整个电路提供增益,并且将双端输入信号转换为单端输出信号。输出级电路为AB类输出级,具有低静态功耗,能够提高电路效率,增大电路带负载能力并为负载提供更多功率。电路采用齐纳修调技术,在封装后对芯片进行修调,避免封装后引入的二次失调。流片后测试结果表明：在±15 V电源电压条件下,输入失调电压≤10μV,输入偏置电流≤3 nA,输入失调电流≤1.5 nA,大信号电压增益≥110 dB。     

基于CMOS工艺高速光纤通信系统的限幅放大器

基于CMOS工艺,设计了高速光纤通信系统中的限幅放大器,主要包括四部分:输入缓冲级、输出缓冲级、宽带放大单元和失调电压补偿回路.其中宽带放大单元采用有源反馈技术和并联峰化技术扩展带宽,使限幅放大器的带宽达到6.8GHz,增益为46dB.当输入信号比特率为7Gb/s,输入电压峰峰值在10mV到1V之间波动时,输出摆幅稳定在1.4V.在标准的1.8V电源电压下,整体电路功耗为192.3mW.     

具有低失调电压的新型灵敏放大器设计

由于器件尺寸越来越小,器件之间的失配越来越严重,由器件失配引起的失调电压对灵敏放大器性能的影响越来越大。针对此情况,根据灵敏放大器的工作原理,提出了一种具有失调电压自调整的灵敏放大器,通过增加校准支路来平衡灵敏放大器两边的放电速度,从而降低失调电压,减小其对灵敏放大器性能的影响。基于SMIC 65 nm CMOS工艺的后仿真结果显示,在电源电压1.2 V、TT工艺角、室温条件下,相比于传统的灵敏放大器,该新型灵敏放大器的失调电压的标准偏差降低了61.9%,SRAM的读关键路径延迟降低了25%。     

一种斩波稳定低噪声Σ-Δ调制器设计

针对Σ-Δ调制器输入失调电压的需求,设计了一种新型低输入失调电压的Σ-Δ调制器。利用斩波稳定运算放大器和新颖的开关电容积分器,动态消除了直流失调电压以及低频噪声(主要包含1/f噪声),使得调制器的输入失调电压微乎其微。基于0.15 μm CMOS工艺,利用Hspice软件对电路进行仿真,同时采用Matlab和TCL对仿真结果进行分析。仿真结果表明,在电源电压为4.5~5.5 V、温度为-40 ℃~85 ℃、各种工艺角下,低频噪声抑制能力增加了15 dB,且当运算跨导放大器的失调电压为10 mV时,Σ-Δ调制器的输入失调电压由9.7 mV下降为0.4 mV。     

新型高性能开关电源电压型PWM比较器

设计并实现了一种高性能的电压型PWM比较器,电路采用PMOS差分对管做为输入,多路电流镜提供精密负载电流,具有输入失调电压低、工作频率高、转换速率快和功耗低等优点.该电路可以替代普通电压型PWM比较器,直接运用在开关电源电压型PWM控制芯片中,并且能模块化设计,提高了PWM控制芯片的系统集成.     

一种用于SAR ADC开关电容比较器的失调消除技术

论文阐述了一种用于逐次逼近ADC开关电容比较器的失调消除技术。采用预放大加再生锁存的比较结构,基于0.18μm 1P5M CMOS工艺设计实现了一种伪差分比较器。通过采用前级预放大器输入失调消除技术以及低失调再生锁存技术进行设计,整个比较器的输入失调电压小于0.55mV。通过采用预放大加再生锁存的比较模式,整个比较器的功耗有效减小,不足0.09mW。在电源电压为1.8V、ADC采样速率为200kS/s、时钟频率为3MHz的情况下,比较器能达到13位的转换精度。最后,通过设计讨论、后仿真分析及其在一种10位200kS/s的触摸屏SAR ADC中的成功应用验证了本文比较器的实用性和优越性。     

Mismatch reduction technique for transistors with minimum channel length

An analog calibration technique is presented to improve the parameter matching between transistors in the differential high-frequency signal path of analog CMOS circuits. It can be applied for mismatch reduction in differential broadband amplifiers and direct down-conversion mixers in which short-channel devices are utilized to minimize bandwidth reduction from parasitic capacitances. In general, the proposed methodology is suitable for radio frequency (RF) applications in which direct matching of the transistors is undesired because sophisticated layout practices would increase the coupling between the high-frequency paths. The approach involves auxiliary devices which sense the existing mismatch as part of a feedback loop for error minimization. This technique is demonstrated with a differential amplifier that has a loaded gain and −3 dB frequency of 12.9 dB and 2.14 GHz, respectively. It was designed in 90 nm CMOS technology with a 1.2 V supply. Monte Carlo simulations indicate that the 4.06 mV standard deviation of the amplifier’s anticipated input-referred offset voltage improves to 0.76–1.28 mV with the mismatch reduction loop, which is contingent on the layout configuration of the calibration circuitry. The associated drain current mismatch reduction for the transistor pair under calibration in the amplifier core is from 3.1% to 0.6–1.0%.     

CMOS PWM D类音频功率放大器的过流保护电路

基于Class-D音频功率放大器的应用,采用失调比较器及单边迟滞技术,提出了一种过流保护电路,其核心为两个CMOS失调比较器。整个电路基于CSMC0.5μmCMOS工艺的BSIM3V3Spice典型模型,采用Hspice对比较器的特性进行了仿真。失调比较器的直流开环增益约为95dB,失调电压分别为0.25V和0.286V。仿真和测试结果显示,当音频放大器输出短路或输出短接电源时,过流保护电路都能正常启动,保证音频放大器不会受到损坏,能完全满足D类音频放大器的设计要求。过流保护电路有效面积为291μm×59.5μm。     

A 0.6V 1.07 μW/Channel neural interface IC using level-shifted feedback

This paper presents a 16-channel low-power neural interface IC for in-vivo neural recording applications. Each recording channel consists of two AC-coupled close-loop amplifiers: a low noise amplifier (LNA) amplifies the weak neural signal by 26 dB, and a programmable gain amplifier (PGA) provides an additional gain of 8 dB–26 dB. The LNA employs a current-reusing telescopic topology to reduce noise for achieving a better noise efficiency factor (NEF). To further reduce the power consumption, we propose a level-shifted feedback (LSFB) technique to lower the operational supply voltage. Theoretic analysis shows that the proposed amplifier with LSFB halves the minimum required supply voltage compared to conventional AC-coupled close-loop counterparts without degenerating the noise performance. The prototype chip is fabricated in 65 nm CMOS process. Operating under a single 0.6 V supply, each recording channel consumes 1.07 μW. The input-referred noise integrating from 10 Hz to 10 kHz is 5.18 μV, and the NEF/PEF is 2.94/5.19.     

Simulation of a Monolithic Integrated CMOS Preamplifier for Neural Recordings

提出一种用于提取神经电信号的新型单片集成CMOS前置放大器.在放大器输入端引入的交流耦合电容可以消除存在于电极-电解液之间的电极极化电压,栅源电压为负值的二极管连接的nMOS晶体管能够作为大电阻,并且占用很小芯片面积,可以通过此大电阻为前置放大器提供直流偏置,同时不影响输入阻抗值.通过对输入级进行理论噪声分析,确定了放大器中的各个器件参数.仿真结果表明,由于采用电容负反馈结构,此放大器的交流增益为38.8dB,无直流增益,在0.1Hz～1kHz频率范围内,总输入等效噪声为277nVrms.     

提取神经电信号的单片集成CMOS前置放大器的仿真研究

提出一种用于提取神经电信号的新型单片集成CMOS前置放大器.在放大器输入端引入的交流耦合电容可以消除存在于电极-电解液之间的电极极化电压,栅源电压为负值的二极管连接的nMOS晶体管能够作为大电阻,并且占用很小芯片面积,可以通过此大电阻为前置放大器提供直流偏置,同时不影响输入阻抗值.通过对输入级进行理论噪声分析,确定了放大器中的各个器件参数.仿真结果表明,由于采用电容负反馈结构,此放大器的交流增益为38.8dB,无直流增益,在0.1Hz～1kHz频率范围内,总输入等效噪声为277nVrms.     

一种低失调高压大电流集成运算放大器

基于结型场效应晶体管(JFET)和双极型晶体管(BJT)兼容工艺,设计了一种低失调高压大电流集成运算放大器。电路输入级采用p沟道JFET (p-JFET)差分对共源共栅结构;中间级以BJT作为放大管,采用复合有源负载结构;输出级采用复合npn达林顿管阵列,与常规推挽输出结构相比,在输出相同电流的情况下,节省了大量芯片面积。基于Cadence Spectre软件对该运算放大器电路进行了仿真分析和优化设计,在±35 V电源供电下,最小负载电阻为6Ω时的电压增益为95 dB,输入失调电压为0.224 5 mV,输入偏置电流为31.34 pA,输入失调电流为3.3 pA,单位增益带宽为9.6 MHz,具有输出9 A峰值大电流能力。     

Micro-power low-offset instrumentation amplifier IC design for biomedical system applications

This work presents a micro-power low-offset CMOS instrumentation amplifier integrated circuit with a large operating range for biomedical system applications. The equivalent input offset voltage is improved using a new circuit technique of offset cancellation that involves a two-phase clocking scheme with a frequency of 20 kHz. Channel charge injection is cancelled by the symmetrical circuit topology. With the wide-swing cascode bias circuit design, this amplifier realizes a very high power-supply rejection ratio (PSRR), and can be operated at single supply voltage in the range between 2.5-7.5 V. It was fabricated using 0.5-/spl mu/m double-poly double-metal n-well CMOS technology, and occupies a die area of 0.2 mm/sup 2/. This amplifier achieves a 160-/spl mu/V typical input offset voltage, 0.05% gain linearity, greater than 102-dB PSRR, an input-referred rms noise voltage of 45 /spl mu/V, and a current consumption of 61 /spl mu/A at a low supply voltage of 2.5 V. Experimental results indicate that the proposed amplifier can process the input electrocardiogram signal of a patient monitoring system and other portable biomedical devices.     

一种10-ppm/~oC低压CMOS带隙电压基准源设计

在对传统CMOS带隙电压基准源电路分析和总结的基础上,综合一级温度补偿、电流反馈和电阻二次分压技术,提出了一种10-ppm/oC低压CMOS带隙电压基准源。采用差分放大器作为基准源的负反馈运放,简化了电路的设计,放大器的输出用于产生自身的电流源偏置,提高了电源抑制比(PSRR)。整个电路采用TSMC 0.35mm CMOS工艺实现,采用Hspice进行仿真,仿真结果证明了基准源具有低温度系数和高电源抑制比。     

基于平衡态的动态比较器失调电压分析和设计优化

本文提出了一种基于平衡态的动态比较器失调电压分析设计技术。以两支路电压电流相等的平衡态为分析基础,通过在复位电压跳变时刻引入补偿电压的方法,逐一分析了动态比较器各晶体管参数对总体失调电压的影响,建立了失调电压的数学模型;采用Chartered 0.18um1P6M工艺对Lewis-Gray型动态比较器进行了电路和版图设计,并利用可快速提取失调电压的定步长仿真方法对其失调电压进行了仿真,结果表明所提出的分析方法可以相对准确的估算失调电压。以该分析方法为基础,本文还提出一种基于总体失调电压影响权重的晶体管分组优化方法,在保证总体面积不变的条件下,可将失调电压有效降低50%以上。经流片测试结果表明,本文所提出的分析和优化方法可应用于高速高精度系统中比较器的设计。