一款800V VDMOS终端结构的设计

设计了一款800 V VDMOS终端结构,采用场限环(FLR)与场板(FP)相结合的方式,在场限环上添加多晶硅场板与金属场板,有效地降低了表面电场峰值。通过调整终端结构,在135μm的有效终端长度上实现了848 V的击穿电压,最大表面电场为2.34×105 V/cm,小于工业界判断器件击穿场强标准(2.5×105 V/cm),且电场分布比较均匀,终端结构的稳定性和可靠性高。     

一款700 V VDMOSFET结终端结构设计

为了提高功率器件结终端击穿电压,节约芯片面积,设计了一款700 V VDMOSFET结终端结构。在不增加额外工艺步骤和掩膜的前提下,该结构采用场限环-场板联合结终端技术,通过调整结终端场限环和场板的结构参数,在151μm的有效终端长度上达到了772 V的击穿电压,表面电场分布相对均匀且最大表面场强为2.27×105V/cm,小于工业界判断器件击穿场强标准(2.5×105 V/cm)。在保证相同的击穿电压下,比其他文献中同类结终端结构节约面积26%,实现了耐压和可靠性的要求,提高了结终端面积的利用效率。     

一种500V终端结构的设计与优化

设计了一个500 V纯场限环终端结构.在保证击穿电压的前提下,为了尽可能减小终端结构所占的芯片面积,适当调整场限环终端的结构参数,添加金属场板,形成场限环-场板联合边端结构,界面态电荷对器件性能的影响也得到改善.采用场限环-场板结构的终端,实现了539 V的击穿电压,并缩短了17.2μm的边端宽度,相应节省了14％的宽度.     

700V VDMOS终端结构优化设计

基于垂直双扩散金属氧化物(VDMOS)场效应晶体管终端场限环(FLR)与场板(FP)理论,在场限环上依次添加金属场板与多晶硅场板,并通过软件仿真对其进行参数优化,最终实现了一款700 V VDMOS终端结构的优化设计。对比场限环终端结构,金属场板与多晶硅复合场板的终端结构,能够更加有效地降低表面电场峰值,增强环间耐压能力,从而减少场限环个数并增大终端击穿电压。终端有效长度仅为145μm,击穿电压能够达到855.0 V,表面电场最大值为2.0×105V/cm,且分布比较均匀,终端稳定性和可靠性高。此外,没有增加额外掩膜和其他工艺步骤,工艺兼容性好,易于实现。     

具有多场限环结构的SiC LDMOS击穿特性研究

场限环终端结构因能够显著提高击穿电压而被广泛应用于半导体功率器件。基于数值模拟软件建立了具有多场限环结构的SiC LDMOS仿真模型。分别仿真场限环各项参数和漂移区掺杂浓度与击穿电压的关系。提取器件击穿时的表面电场，从表面电场分布均匀程度和峰值电场两方面分析击穿原理。研究结果表明，当漂移区掺杂浓度一定时，击穿电压随场限环数量、结深和掺杂浓度的增大而先增大后减小；当场限环参数一定时，击穿电压随漂移区掺杂浓度的增大而先增大后减小；经验证在相同条件下，线性环间距设计的LDMOS击穿特性优于等环间距设计，且漂移区掺杂浓度越高，环掺杂浓度和环结深越小，失效场限环数量越多。     

高压IGBT线性变窄场限环终端设计

为使3300 V及以上电压等级绝缘栅双极型晶体管(IGBT)的工作结温达到150℃以上,设计了一种具有高结终端效率、结构简单且工艺可实现的线性变窄场限环(LNFLR)终端结构。采用TCAD软件对这种终端结构的击穿电压、电场分布和击穿电流等进行了仿真,调整环宽、环间距及线性变窄的公差值等结构参数以获得最优的电场分布,重点对比了高环掺杂浓度和低环掺杂浓度两种情况下LNFLR终端的阻断特性。仿真结果表明,低环掺杂浓度的LNFLR终端具有更高的击穿电压。进一步通过折中击穿电压和终端宽度,采用LNFLR终端的3300 V IGBT器件可以实现4500 V以上的终端耐压,而终端宽度只有700μm,相对于标准的场限环场板(FLRFP)终端缩小了50%。     

具有场限环终端的6500 V 4H-SiC结势垒肖特基二极管的研制

阐述了6 500 V4H-SiC结势垒肖特基(JBS)二极管的设计、仿真和制备过程,并对流片结果进行了测试,分析了测试结果与仿真结果差异的原因。通过仿真对比分析了漂移区厚度、掺杂浓度、有源区p+区和场限环终端参数对器件电学特性的影响,数值模拟优化了器件元胞和终端结构的漂移区、有源区和场限环的结构参数。根据模拟结果,4H-SiC漂移区掺杂浓度为1.08×1015 cm-3、厚度为60μm,采用经过优化的70个场限环终端结构,通过完整的工艺流程,完成6 500 V4H-SiC JBS的制备。测试结果显示,室温下当6 500 V4H-SiC JBS正向导通电流密度达到3.53×105 A/m2时,正向压降为4 V,器件的反向击穿电压约为8 000 V。     

一种带埋层的新型结终端技术

在高压功率器件领域,常规的场限环技术由于环的个数较多,占用芯片面积较大,导致终端的效率很低。为了改善这一缺点,提出了一种带P–埋层的新型高压终端技术,有效降低了主结边缘处的电场集中,提高了击穿电压。仿真结果表明,该结构的击穿电压达到3 439 V,终端的长度为1 000μm,较常规的场限环结构1 500μm(英飞凌公司3 300 V产品)节省了近30%的终端面积。     

650 V IGBT横向变掺杂终端的设计与优化

绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor, IGBT)器件的最重要参数之一是击穿电压(Breakdown Voltage, BV),影响IGBT器件BV的因素包括：平面工艺PN结扩散终端、界面电荷、杂质在Si、SiO₂中具有不同分凝系数等。其中影响IGBT器件耐压能力的重要因素是芯片终端结构的设计,终端区耗尽层边界的曲率半径制约了BV的提升,为了能够减少曲率效应和增大BV,可以采取边缘终端技术。通过Sentaurus TCAD计算机仿真软件,采取横向变掺杂(Variable Lateral Doping, VLD)技术,设计了一款650 V IGBT功率器件终端,在VLD区域利用掩膜技术刻蚀掉一定的硅,形成浅凹陷结构。仿真结果表明,这一结构实现了897 V的耐压,终端长度为256μm,与同等耐压水平的场限环终端结构相比,终端长度减小了19.42%,且最大表面电场强度为1.73×10⁵ V/cm,小于硅的临界击穿电场强度(2.5×10⁵ V/cm);能在极大降低芯片面积的同...     

4500V碳化硅肖特基二极管研究

设计了一种阻断电压4 500V的碳化硅(SiC)结势垒肖特基(JBS)二极管。采用有限元仿真的方法对器件的外延掺杂浓度和厚度以及终端保护效率进行了优化。器件采用50μm厚、掺杂浓度为1.2×1015cm-3的N型低掺杂区。终端保护结构采用保护环结构。正向电压4V下导通电流密度为80A/cm2。